mt8365-reg.h

  1/* SPDX-License-Identifier: GPL-2.0
  2 *
  3 * MediaTek 8365 audio driver reg definition
  4 *
  5 * Copyright (c) 2024 MediaTek Inc.
  6 * Authors: Jia Zeng <jia.zeng@mediatek.com>
  7 *          Alexandre Mergnat <amergnat@baylibre.com>
  8 */
  9
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 63#define AFE_ADDA_TOP_CON0		(0x0120)
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 68#define AFE_ADDA_UL_SRC_MON0		(0x0148)
 69#define AFE_ADDA_UL_SRC_MON1		(0x014c)
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 79#define AFE_SGEN_CON0			(0x01f0)
 80#define AFE_SINEGEN_CON_TDM		(0x01f8)
 81#define AFE_SINEGEN_CON_TDM_IN		(0x01fc)
 82#define AFE_TOP_CON0			(0x0200)
 83#define AFE_BUS_CFG			(0x0240)
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 91#define AFE_ADDA_IIR_COEF_02_01		(0x0290)
 92#define AFE_ADDA_IIR_COEF_04_03		(0x0294)
 93#define AFE_ADDA_IIR_COEF_06_05		(0x0298)
 94#define AFE_ADDA_IIR_COEF_08_07		(0x029c)
 95#define AFE_ADDA_IIR_COEF_10_09		(0x02a0)
 96#define AFE_VUL_D2_BASE			(0x0350)
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103#define AFE_SPDIF_OUT_CON0		(0x0380)
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107#define AFE_HDMI_CONN0			(0x0390)
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110#define AFE_IRQ_MCU_CON			(0x03a0)
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181#define AFE_TDM_GASRC4_ASRC_2CH_CON4	(0x0510)
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184#define AFE_TDM_GASRC4_ASRC_2CH_CON7	(0x051c)
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209#define AFE_TDM_IN_MON3			(0x0598)
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240#define AFE_TDM_GASRC1_ASRC_2CH_CON0	(0x06c0)
241#define AFE_TDM_GASRC1_ASRC_2CH_CON1	(0x06c4)
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247#define AFE_TDM_GASRC1_ASRC_2CH_CON7	(0x06dc)
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249#define AFE_TDM_GASRC1_ASRC_2CH_CON9	(0x06e4)
250#define AFE_TDM_GASRC1_ASRC_2CH_CON10	(0x06e8)
251#define AFE_TDM_GASRC1_ASRC_2CH_CON12	(0x06f0)
252#define AFE_TDM_GASRC1_ASRC_2CH_CON13	(0x06f4)
253#define AFE_TDM_ASRC_CON0		(0x06f8)
254#define AFE_TDM_GASRC2_ASRC_2CH_CON0	(0x0700)
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257#define AFE_TDM_GASRC2_ASRC_2CH_CON3	(0x070c)
258#define AFE_TDM_GASRC2_ASRC_2CH_CON4	(0x0710)
259#define AFE_TDM_GASRC2_ASRC_2CH_CON5	(0x0714)
260#define AFE_TDM_GASRC2_ASRC_2CH_CON6	(0x0718)
261#define AFE_TDM_GASRC2_ASRC_2CH_CON7	(0x071c)
262#define AFE_TDM_GASRC2_ASRC_2CH_CON8	(0x0720)
263#define AFE_TDM_GASRC2_ASRC_2CH_CON9	(0x0724)
264#define AFE_TDM_GASRC2_ASRC_2CH_CON10	(0x0728)
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266#define AFE_TDM_GASRC2_ASRC_2CH_CON13	(0x0734)
267#define AFE_TDM_GASRC3_ASRC_2CH_CON0	(0x0740)
268#define AFE_TDM_GASRC3_ASRC_2CH_CON1	(0x0744)
269#define AFE_TDM_GASRC3_ASRC_2CH_CON2	(0x0748)
270#define AFE_TDM_GASRC3_ASRC_2CH_CON3	(0x074c)
271#define AFE_TDM_GASRC3_ASRC_2CH_CON4	(0x0750)
272#define AFE_TDM_GASRC3_ASRC_2CH_CON5	(0x0754)
273#define AFE_TDM_GASRC3_ASRC_2CH_CON6	(0x0758)
274#define AFE_TDM_GASRC3_ASRC_2CH_CON7	(0x075c)
275#define AFE_TDM_GASRC3_ASRC_2CH_CON8	(0x0760)
276#define AFE_TDM_GASRC3_ASRC_2CH_CON9	(0x0764)
277#define AFE_TDM_GASRC3_ASRC_2CH_CON10	(0x0768)
278#define AFE_TDM_GASRC3_ASRC_2CH_CON12	(0x0770)
279#define AFE_TDM_GASRC3_ASRC_2CH_CON13	(0x0774)
280#define AFE_DMIC2_UL_SRC_CON0		(0x0780)
281#define AFE_DMIC2_UL_SRC_CON1		(0x0784)
282#define AFE_DMIC2_SRC_DEBUG		(0x0788)
283#define AFE_DMIC2_SRC_DEBUG_MON0	(0x078c)
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285#define AFE_DMIC2_UL_SRC_MON1		(0x0798)
286#define AFE_DMIC2_IIR_COEF_02_01	(0x079c)
287#define AFE_DMIC2_IIR_COEF_04_03	(0x07a0)
288#define AFE_DMIC2_IIR_COEF_06_05	(0x07a4)
289#define AFE_DMIC2_IIR_COEF_08_07	(0x07a8)
290#define AFE_DMIC2_IIR_COEF_10_09	(0x07ac)
291#define AFE_DMIC3_UL_SRC_CON0		(0x07ec)
292#define AFE_DMIC3_UL_SRC_CON1		(0x07f0)
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295#define AFE_DMIC3_UL_SRC_MON0		(0x0800)
296#define AFE_DMIC3_UL_SRC_MON1		(0x0804)
297#define AFE_DMIC3_IIR_COEF_02_01	(0x0808)
298#define AFE_DMIC3_IIR_COEF_04_03	(0x080c)
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418
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544
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559
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586
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608#define AFE_HD_ENGEN_ENABLE		(0x0dd0)
609#define AFE_SECURE_MASK_CONN47		(0x0dd4)
610#define AFE_SECURE_MASK_CONN48		(0x0dd8)
611#define AFE_SECURE_MASK_CONN49		(0x0ddc)
612#define AFE_SECURE_MASK_CONN50		(0x0de0)
613#define AFE_SECURE_MASK_CONN51		(0x0de4)
614#define AFE_SECURE_MASK_CONN52		(0x0de8)
615#define AFE_SECURE_MASK_CONN53		(0x0dec)
616#define AFE_SECURE_MASK_CONN0_1		(0x0df0)
617#define AFE_SECURE_MASK_CONN1_1		(0x0df4)
618#define AFE_SECURE_MASK_CONN2_1		(0x0df8)
619#define AFE_SECURE_MASK_CONN3_1		(0x0dfc)
620
621#define AFE_ADDA_MTKAIF_CFG0		(0x0e00)
622#define AFE_ADDA_MTKAIF_SYNCWORD_CFG	(0x0e14)
623#define AFE_ADDA_MTKAIF_RX_CFG0		(0x0e20)
624#define AFE_ADDA_MTKAIF_RX_CFG1		(0x0e24)
625#define AFE_ADDA_MTKAIF_RX_CFG2		(0x0e28)
626#define AFE_ADDA_MTKAIF_MON0		(0x0e34)
627#define AFE_ADDA_MTKAIF_MON1		(0x0e38)
628#define AFE_AUD_PAD_TOP			(0x0e40)
629
630#define AFE_CM1_CON4			(0x0e48)
631#define AFE_CM2_CON4			(0x0e4c)
632#define AFE_CM1_CON0			(0x0e50)
633#define AFE_CM1_CON1			(0x0e54)
634#define AFE_CM1_CON2			(0x0e58)
635#define AFE_CM1_CON3			(0x0e5c)
636#define AFE_CM2_CON0			(0x0e60)
637#define AFE_CM2_CON1			(0x0e64)
638#define AFE_CM2_CON2			(0x0e68)
639#define AFE_CM2_CON3			(0x0e6c)
640#define AFE_CM2_CONN0			(0x0e70)
641#define AFE_CM2_CONN1			(0x0e74)
642#define AFE_CM2_CONN2			(0x0e78)
643
644#define AFE_GENERAL1_ASRC_2CH_CON0	(0x0e80)
645#define AFE_GENERAL1_ASRC_2CH_CON1	(0x0e84)
646#define AFE_GENERAL1_ASRC_2CH_CON2	(0x0e88)
647#define AFE_GENERAL1_ASRC_2CH_CON3	(0x0e8c)
648#define AFE_GENERAL1_ASRC_2CH_CON4	(0x0e90)
649#define AFE_GENERAL1_ASRC_2CH_CON5	(0x0e94)
650#define AFE_GENERAL1_ASRC_2CH_CON6	(0x0e98)
651#define AFE_GENERAL1_ASRC_2CH_CON7	(0x0e9c)
652#define AFE_GENERAL1_ASRC_2CH_CON8	(0x0ea0)
653#define AFE_GENERAL1_ASRC_2CH_CON9	(0x0ea4)
654#define AFE_GENERAL1_ASRC_2CH_CON10	(0x0ea8)
655#define AFE_GENERAL1_ASRC_2CH_CON12	(0x0eb0)
656#define AFE_GENERAL1_ASRC_2CH_CON13	(0x0eb4)
657#define GENERAL_ASRC_MODE		(0x0eb8)
658#define GENERAL_ASRC_EN_ON		(0x0ebc)
659
660#define AFE_CONN48			(0x0ec0)
661#define AFE_CONN49			(0x0ec4)
662#define AFE_CONN50			(0x0ec8)
663#define AFE_CONN51			(0x0ecc)
664#define AFE_CONN52			(0x0ed0)
665#define AFE_CONN53			(0x0ed4)
666#define AFE_CONN48_1			(0x0ee0)
667#define AFE_CONN49_1			(0x0ee4)
668#define AFE_CONN50_1			(0x0ee8)
669#define AFE_CONN51_1			(0x0eec)
670#define AFE_CONN52_1			(0x0ef0)
671#define AFE_CONN53_1			(0x0ef4)
672
673#define AFE_GENERAL2_ASRC_2CH_CON0	(0x0f00)
674#define AFE_GENERAL2_ASRC_2CH_CON1	(0x0f04)
675#define AFE_GENERAL2_ASRC_2CH_CON2	(0x0f08)
676#define AFE_GENERAL2_ASRC_2CH_CON3	(0x0f0c)
677#define AFE_GENERAL2_ASRC_2CH_CON4	(0x0f10)
678#define AFE_GENERAL2_ASRC_2CH_CON5	(0x0f14)
679#define AFE_GENERAL2_ASRC_2CH_CON6	(0x0f18)
680#define AFE_GENERAL2_ASRC_2CH_CON7	(0x0f1c)
681#define AFE_GENERAL2_ASRC_2CH_CON8	(0x0f20)
682#define AFE_GENERAL2_ASRC_2CH_CON9	(0x0f24)
683#define AFE_GENERAL2_ASRC_2CH_CON10	(0x0f28)
684#define AFE_GENERAL2_ASRC_2CH_CON12	(0x0f30)
685#define AFE_GENERAL2_ASRC_2CH_CON13	(0x0f34)
686
687#define AFE_SECURE_MASK_CONN28		(0x0f48)
688#define AFE_SECURE_MASK_CONN29		(0x0f4c)
689#define AFE_SECURE_MASK_CONN30		(0x0f50)
690#define AFE_SECURE_MASK_CONN31		(0x0f54)
691#define AFE_SECURE_MASK_CONN32		(0x0f58)
692#define AFE_SECURE_MASK_CONN33		(0x0f5c)
693#define AFE_SECURE_MASK_CONN34		(0x0f60)
694#define AFE_SECURE_MASK_CONN35		(0x0f64)
695#define AFE_SECURE_MASK_CONN36		(0x0f68)
696#define AFE_SECURE_MASK_CONN37		(0x0f6c)
697#define AFE_SECURE_MASK_CONN38		(0x0f70)
698#define AFE_SECURE_MASK_CONN39		(0x0f74)
699#define AFE_SECURE_MASK_CONN40		(0x0f78)
700#define AFE_SECURE_MASK_CONN41		(0x0f7c)
701#define AFE_SIDEBAND0			(0x0f80)
702#define AFE_SIDEBAND1			(0x0f84)
703#define AFE_SECURE_SIDEBAND0		(0x0f88)
704#define AFE_SECURE_SIDEBAND1		(0x0f8c)
705#define AFE_SECURE_MASK_CONN0		(0x0f90)
706#define AFE_SECURE_MASK_CONN1		(0x0f94)
707#define AFE_SECURE_MASK_CONN2		(0x0f98)
708#define AFE_SECURE_MASK_CONN3		(0x0f9c)
709#define AFE_SECURE_MASK_CONN4		(0x0fa0)
710#define AFE_SECURE_MASK_CONN5		(0x0fa4)
711#define AFE_SECURE_MASK_CONN6		(0x0fa8)
712#define AFE_SECURE_MASK_CONN7		(0x0fac)
713#define AFE_SECURE_MASK_CONN8		(0x0fb0)
714#define AFE_SECURE_MASK_CONN9		(0x0fb4)
715#define AFE_SECURE_MASK_CONN10		(0x0fb8)
716#define AFE_SECURE_MASK_CONN11		(0x0fbc)
717#define AFE_SECURE_MASK_CONN12		(0x0fc0)
718#define AFE_SECURE_MASK_CONN13		(0x0fc4)
719#define AFE_SECURE_MASK_CONN14		(0x0fc8)
720#define AFE_SECURE_MASK_CONN15		(0x0fcc)
721#define AFE_SECURE_MASK_CONN16		(0x0fd0)
722#define AFE_SECURE_MASK_CONN17		(0x0fd4)
723#define AFE_SECURE_MASK_CONN18		(0x0fd8)
724#define AFE_SECURE_MASK_CONN19		(0x0fdc)
725#define AFE_SECURE_MASK_CONN20		(0x0fe0)
726#define AFE_SECURE_MASK_CONN21		(0x0fe4)
727#define AFE_SECURE_MASK_CONN22		(0x0fe8)
728#define AFE_SECURE_MASK_CONN23		(0x0fec)
729#define AFE_SECURE_MASK_CONN24		(0x0ff0)
730#define AFE_SECURE_MASK_CONN25		(0x0ff4)
731#define AFE_SECURE_MASK_CONN26		(0x0ff8)
732#define AFE_SECURE_MASK_CONN27		(0x0ffc)
733
734#define MAX_REGISTER			AFE_SECURE_MASK_CONN27
735
736#define AFE_IRQ_STATUS_BITS		0x3ff
737
738/* AUDIO_TOP_CON0 (0x0000) */
739#define AUD_TCON0_PDN_TML		(1U << 27)
740#define AUD_TCON0_PDN_DAC_PREDIS	(1U << 26)
741#define AUD_TCON0_PDN_DAC		(1U << 25)
742#define AUD_TCON0_PDN_ADC		(1U << 24)
743#define AUD_TCON0_PDN_TDM_IN		(1U << 23)
744#define AUD_TCON0_PDN_TDM_OUT		(1U << 22)
745#define AUD_TCON0_PDN_SPDIF		(1U << 21)
746#define AUD_TCON0_PDN_APLL_TUNER	(1U << 19)
747#define AUD_TCON0_PDN_APLL2_TUNER	(1U << 18)
748#define AUD_TCON0_PDN_INTDIR		(1U << 15)
749#define AUD_TCON0_PDN_24M		(1U << 9)
750#define AUD_TCON0_PDN_22M		(1U << 8)
751#define AUD_TCON0_PDN_I2S_IN		(1U << 6)
752#define AUD_TCON0_PDN_AFE		(1U << 2)
753
754/* AUDIO_TOP_CON1 (0x0004) */
755#define AUD_TCON1_PDN_TDM_ASRC		(1U << 15)
756#define AUD_TCON1_PDN_GENERAL2_ASRC	(1U << 14)
757#define AUD_TCON1_PDN_GENERAL1_ASRC	(1U << 13)
758#define AUD_TCON1_PDN_CONNSYS_I2S_ASRC	(1U << 12)
759#define AUD_TCON1_PDN_DMIC3_ADC		(1U << 11)
760#define AUD_TCON1_PDN_DMIC2_ADC		(1U << 10)
761#define AUD_TCON1_PDN_DMIC1_ADC		(1U << 9)
762#define AUD_TCON1_PDN_DMIC0_ADC		(1U << 8)
763#define AUD_TCON1_PDN_I2S4_BCLK		(1U << 7)
764#define AUD_TCON1_PDN_I2S3_BCLK		(1U << 6)
765#define AUD_TCON1_PDN_I2S2_BCLK		(1U << 5)
766#define AUD_TCON1_PDN_I2S1_BCLK		(1U << 4)
767
768/* AUDIO_TOP_CON3 (0x000C) */
769#define AUD_TCON3_HDMI_BCK_INV		(1U << 3)
770
771/* AFE_I2S_CON (0x0018) */
772#define AFE_I2S_CON_PHASE_SHIFT_FIX	(1U << 31)
773#define AFE_I2S_CON_FROM_IO_MUX		(1U << 28)
774#define AFE_I2S_CON_LOW_JITTER_CLK	(1U << 12)
775#define AFE_I2S_CON_RATE_MASK		GENMASK(11, 8)
776#define AFE_I2S_CON_FORMAT_I2S		(1U << 3)
777#define AFE_I2S_CON_SRC_SLAVE		(1U << 2)
778
779/* AFE_ASRC_2CH_CON0 */
780#define ONE_HEART	(1U << 31)
781#define CHSET_STR_CLR	(1U << 4)
782#define COEFF_SRAM_CTRL	(1U << 1)
783#define ASM_ON		(1U << 0)
784
785/* CON2 */
786#define O16BIT		(1U << 19)
787#define CLR_IIR_HISTORY	(1U << 17)
788#define IS_MONO		(1U << 16)
789#define IIR_EN		(1U << 11)
790#define IIR_STAGE_MASK	GENMASK(10, 8)
791
792/* CON5 */
793#define CALI_CYCLE_MASK	GENMASK(31, 16)
794#define CALI_64_CYCLE	FIELD_PREP(CALI_CYCLE_MASK, 0x3F)
795#define CALI_96_CYCLE	FIELD_PREP(CALI_CYCLE_MASK, 0x5F)
796#define CALI_441_CYCLE	FIELD_PREP(CALI_CYCLE_MASK, 0x1B8)
797
798#define CALI_AUTORST	(1U << 15)
799#define AUTO_TUNE_FREQ5	(1U << 12)
800#define COMP_FREQ_RES	(1U << 11)
801
802#define CALI_SEL_MASK	GENMASK(9, 8)
803#define CALI_SEL_00	FIELD_PREP(CALI_SEL_MASK, 0)
804#define CALI_SEL_01	FIELD_PREP(CALI_SEL_MASK, 1)
805
806#define CALI_BP_DGL		(1U << 7) /* Bypass the deglitch circuit */
807#define AUTO_TUNE_FREQ4		(1U << 3)
808#define CALI_AUTO_RESTART	(1U << 2)
809#define CALI_USE_FREQ_OUT	(1U << 1)
810#define CALI_ON			(1U << 0)
811
812#define AFE_I2S_CON_WLEN_32BIT		(1U << 1)
813#define AFE_I2S_CON_EN			(1U << 0)
814
815#define AFE_CONN3_I03_O03_S		(1U << 3)
816#define AFE_CONN4_I04_O04_S		(1U << 4)
817#define AFE_CONN4_I03_O04_S		(1U << 3)
818
819/* AFE_I2S_CON1 (0x0034) */
820#define AFE_I2S_CON1_I2S2_TO_PAD	(1U << 18)
821#define AFE_I2S_CON1_TDMOUT_TO_PAD	(0 << 18)
822#define AFE_I2S_CON1_RATE		GENMASK(11, 8)
823#define AFE_I2S_CON1_FORMAT_I2S		(1U << 3)
824#define AFE_I2S_CON1_WLEN_32BIT		(1U << 1)
825#define AFE_I2S_CON1_EN			(1U << 0)
826
827/* AFE_I2S_CON2 (0x0038) */
828#define AFE_I2S_CON2_LOW_JITTER_CLK	(1U << 12)
829#define AFE_I2S_CON2_RATE		GENMASK(11, 8)
830#define AFE_I2S_CON2_FORMAT_I2S		(1U << 3)
831#define AFE_I2S_CON2_WLEN_32BIT		(1U << 1)
832#define AFE_I2S_CON2_EN			(1U << 0)
833
834/* AFE_I2S_CON3 (0x004C) */
835#define AFE_I2S_CON3_LOW_JITTER_CLK	(1U << 12)
836#define AFE_I2S_CON3_RATE		GENMASK(11, 8)
837#define AFE_I2S_CON3_FORMAT_I2S		(1U << 3)
838#define AFE_I2S_CON3_WLEN_32BIT		(1U << 1)
839#define AFE_I2S_CON3_EN			(1U << 0)
840
841/* AFE_ADDA_DL_SRC2_CON0 (0x0108) */
842#define AFE_ADDA_DL_SAMPLING_RATE	GENMASK(31, 28)
843#define AFE_ADDA_DL_8X_UPSAMPLE		GENMASK(25, 24)
844#define AFE_ADDA_DL_MUTE_OFF_CH1	(1U << 12)
845#define AFE_ADDA_DL_MUTE_OFF_CH2	(1U << 11)
846#define AFE_ADDA_DL_VOICE_DATA		(1U << 5)
847#define AFE_ADDA_DL_DEGRADE_GAIN	(1U << 1)
848
849/* AFE_ADDA_UL_SRC_CON0 (0x0114) */
850#define AFE_ADDA_UL_SAMPLING_RATE	GENMASK(19, 17)
851
852/* AFE_ADDA_UL_DL_CON0 */
853#define AFE_ADDA_UL_DL_ADDA_AFE_ON	(1U << 0)
854#define AFE_ADDA_UL_DL_DMIC_CLKDIV_ON	(1U << 1)
855
856/* AFE_APLL_TUNER_CFG (0x03f0) */
857#define AFE_APLL_TUNER_CFG_MASK		GENMASK(15, 1)
858#define AFE_APLL_TUNER_CFG_EN_MASK	(1U << 0)
859
860/* AFE_APLL_TUNER_CFG1 (0x03f4) */
861#define AFE_APLL_TUNER_CFG1_MASK	GENMASK(15, 1)
862#define AFE_APLL_TUNER_CFG1_EN_MASK	(1U << 0)
863
864/* PCM_INTF_CON1 (0x0550) */
865#define PCM_INTF_CON1_EXT_MODEM		(1U << 17)
866#define PCM_INTF_CON1_16BIT		(0 << 16)
867#define PCM_INTF_CON1_24BIT		(1U << 16)
868#define PCM_INTF_CON1_32BCK		(0 << 14)
869#define PCM_INTF_CON1_64BCK		(1U << 14)
870#define PCM_INTF_CON1_MASTER_MODE	(0 << 5)
871#define PCM_INTF_CON1_SLAVE_MODE	(1U << 5)
872#define PCM_INTF_CON1_FS_MASK		GENMASK(4, 3)
873#define PCM_INTF_CON1_FS_8K		FIELD_PREP(PCM_INTF_CON1_FS_MASK, 0)
874#define PCM_INTF_CON1_FS_16K		FIELD_PREP(PCM_INTF_CON1_FS_MASK, 1)
875#define PCM_INTF_CON1_FS_32K		FIELD_PREP(PCM_INTF_CON1_FS_MASK, 2)
876#define PCM_INTF_CON1_FS_48K		FIELD_PREP(PCM_INTF_CON1_FS_MASK, 3)
877#define PCM_INTF_CON1_SYNC_LEN_MASK	GENMASK(13, 9)
878#define PCM_INTF_CON1_SYNC_LEN(x)	FIELD_PREP(PCM_INTF_CON1_SYNC_LEN_MASK, ((x) - 1))
879#define PCM_INTF_CON1_FORMAT_MASK	GENMASK(2, 1)
880#define PCM_INTF_CON1_SYNC_OUT_INV	(1U << 23)
881#define PCM_INTF_CON1_BCLK_OUT_INV	(1U << 22)
882#define PCM_INTF_CON1_SYNC_IN_INV	(1U << 21)
883#define PCM_INTF_CON1_BCLK_IN_INV	(1U << 20)
884#define PCM_INTF_CON1_BYPASS_ASRC	(1U << 6)
885#define PCM_INTF_CON1_EN		(1U << 0)
886#define PCM_INTF_CON1_CONFIG_MASK	(0xf3fffe)
887
888/* AFE_DMIC0_UL_SRC_CON0 (0x05b4)
889 * AFE_DMIC1_UL_SRC_CON0 (0x0620)
890 * AFE_DMIC2_UL_SRC_CON0 (0x0780)
891 * AFE_DMIC3_UL_SRC_CON0 (0x07ec)
892 */
893#define DMIC_TOP_CON_CK_PHASE_SEL_CH1		GENMASK(29, 27)
894#define DMIC_TOP_CON_CK_PHASE_SEL_CH2		GENMASK(26, 24)
895#define DMIC_TOP_CON_TWO_WIRE_MODE		(1U << 23)
896#define DMIC_TOP_CON_CH2_ON			(1U << 22)
897#define DMIC_TOP_CON_CH1_ON			(1U << 21)
898#define DMIC_TOP_CON_VOICE_MODE_MASK		GENMASK(19, 17)
899#define DMIC_TOP_CON_VOICE_MODE_8K		FIELD_PREP(DMIC_TOP_CON_VOICE_MODE_MASK, 0)
900#define DMIC_TOP_CON_VOICE_MODE_16K		FIELD_PREP(DMIC_TOP_CON_VOICE_MODE_MASK, 1)
901#define DMIC_TOP_CON_VOICE_MODE_32K		FIELD_PREP(DMIC_TOP_CON_VOICE_MODE_MASK, 2)
902#define DMIC_TOP_CON_VOICE_MODE_48K		FIELD_PREP(DMIC_TOP_CON_VOICE_MODE_MASK, 3)
903#define DMIC_TOP_CON_LOW_POWER_MODE_MASK	GENMASK(15, 14)
904#define DMIC_TOP_CON_LOW_POWER_MODE(x)		FIELD_PREP(DMIC_TOP_CON_LOW_POWER_MODE_MASK, (x))
905#define DMIC_TOP_CON_IIR_ON			(1U << 10)
906#define DMIC_TOP_CON_IIR_MODE			GENMASK(9, 7)
907#define DMIC_TOP_CON_INPUT_MODE			(1U << 5)
908#define DMIC_TOP_CON_SDM3_LEVEL_MODE		(1U << 1)
909#define DMIC_TOP_CON_SRC_ON			(1U << 0)
910#define DMIC_TOP_CON_SDM3_DE_SELECT		(0 << 1)
911#define DMIC_TOP_CON_CONFIG_MASK		(0x3f8ed7a6)
912
913/* AFE_CONN_24BIT (0x0AA4) */
914#define AFE_CONN_24BIT_O10		(1U << 10)
915#define AFE_CONN_24BIT_O09		(1U << 9)
916#define AFE_CONN_24BIT_O06		(1U << 6)
917#define AFE_CONN_24BIT_O05		(1U << 5)
918#define AFE_CONN_24BIT_O04		(1U << 4)
919#define AFE_CONN_24BIT_O03		(1U << 3)
920#define AFE_CONN_24BIT_O02		(1U << 2)
921#define AFE_CONN_24BIT_O01		(1U << 1)
922#define AFE_CONN_24BIT_O00		(1U << 0)
923
924/* AFE_HD_ENGEN_ENABLE */
925#define AFE_22M_PLL_EN		(1U << 0)
926#define AFE_24M_PLL_EN		(1U << 1)
927
928/* AFE_GAIN1_CON0 (0x0410) */
929#define AFE_GAIN1_CON0_EN_MASK			GENMASK(0, 0)
930#define AFE_GAIN1_CON0_MODE_MASK		GENMASK(7, 4)
931#define AFE_GAIN1_CON0_SAMPLE_PER_STEP_MASK	GENMASK(15, 8)
932
933/* AFE_GAIN1_CON1 (0x0414) */
934#define AFE_GAIN1_CON1_MASK		GENMASK(19, 0)
935
936/* AFE_GAIN1_CUR (0x0B78) */
937#define AFE_GAIN1_CUR_MASK		GENMASK(19, 0)
938
939/* AFE_CM1_CON0 (0x0e50) */
940/* AFE_CM2_CON0 (0x0e60) */
941#define CM_AFE_CM_CH_NUM_MASK		GENMASK(3, 0)
942#define CM_AFE_CM_CH_NUM(x)		FIELD_PREP(CM_AFE_CM_CH_NUM_MASK, ((x) - 1))
943#define CM_AFE_CM_ON			(1U << 4)
944#define CM_AFE_CM_START_DATA_MASK	GENMASK(11, 8)
945
946#define CM_AFE_CM1_VUL_SEL		(1U << 12)
947#define CM_AFE_CM1_IN_MODE_MASK		GENMASK(19, 16)
948#define CM_AFE_CM2_TDM_SEL		(1U << 12)
949#define CM_AFE_CM2_CLK_SEL		(1U << 13)
950#define CM_AFE_CM2_GASRC1_OUT_SEL	(1U << 17)
951#define CM_AFE_CM2_GASRC2_OUT_SEL	(1U << 16)
952
953/* AFE_CM2_CONN* */
954#define CM2_AFE_CM2_CONN_CFG1(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG1_MASK, (x))
955#define CM2_AFE_CM2_CONN_CFG1_MASK	GENMASK(4, 0)
956#define CM2_AFE_CM2_CONN_CFG2(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG2_MASK, (x))
957#define CM2_AFE_CM2_CONN_CFG2_MASK	GENMASK(9, 5)
958#define CM2_AFE_CM2_CONN_CFG3(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG3_MASK, (x))
959#define CM2_AFE_CM2_CONN_CFG3_MASK	GENMASK(14, 10)
960#define CM2_AFE_CM2_CONN_CFG4(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG4_MASK, (x))
961#define CM2_AFE_CM2_CONN_CFG4_MASK	GENMASK(19, 15)
962#define CM2_AFE_CM2_CONN_CFG5(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG5_MASK, (x))
963#define CM2_AFE_CM2_CONN_CFG5_MASK	GENMASK(24, 20)
964#define CM2_AFE_CM2_CONN_CFG6(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG6_MASK, (x))
965#define CM2_AFE_CM2_CONN_CFG6_MASK	GENMASK(29, 25)
966#define CM2_AFE_CM2_CONN_CFG7(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG7_MASK, (x))
967#define CM2_AFE_CM2_CONN_CFG7_MASK	GENMASK(4, 0)
968#define CM2_AFE_CM2_CONN_CFG8(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG8_MASK, (x))
969#define CM2_AFE_CM2_CONN_CFG8_MASK	GENMASK(9, 5)
970#define CM2_AFE_CM2_CONN_CFG9(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG9_MASK, (x))
971#define CM2_AFE_CM2_CONN_CFG9_MASK	GENMASK(14, 10)
972#define CM2_AFE_CM2_CONN_CFG10(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG10_MASK, (x))
973#define CM2_AFE_CM2_CONN_CFG10_MASK	GENMASK(19, 15)
974#define CM2_AFE_CM2_CONN_CFG11(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG11_MASK, (x))
975#define CM2_AFE_CM2_CONN_CFG11_MASK	GENMASK(24, 20)
976#define CM2_AFE_CM2_CONN_CFG12(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG12_MASK, (x))
977#define CM2_AFE_CM2_CONN_CFG12_MASK	GENMASK(29, 25)
978#define CM2_AFE_CM2_CONN_CFG13(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG13_MASK, (x))
979#define CM2_AFE_CM2_CONN_CFG13_MASK	GENMASK(4, 0)
980#define CM2_AFE_CM2_CONN_CFG14(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG14_MASK, (x))
981#define CM2_AFE_CM2_CONN_CFG14_MASK	GENMASK(9, 5)
982#define CM2_AFE_CM2_CONN_CFG15(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG15_MASK, (x))
983#define CM2_AFE_CM2_CONN_CFG15_MASK	GENMASK(14, 10)
984#define CM2_AFE_CM2_CONN_CFG16(x)	FIELD_PREP(CM2_AFE_CM2_CONN_CFG16_MASK, (x))
985#define CM2_AFE_CM2_CONN_CFG16_MASK	GENMASK(19, 15)
986
987/* AFE_CM1_CON* */
988#define CM_AFE_CM_UPDATE_CNT1_MASK	GENMASK(15, 0)
989#define CM_AFE_CM_UPDATE_CNT1(x)	FIELD_PREP(CM_AFE_CM_UPDATE_CNT1_MASK, (x))
990#define CM_AFE_CM_UPDATE_CNT2_MASK	GENMASK(31, 16)
991#define CM_AFE_CM_UPDATE_CNT2(x)	FIELD_PREP(CM_AFE_CM_UPDATE_CNT2_MASK, (x))
992
993#endif