pcie-rockchip.h

  1/* SPDX-License-Identifier: GPL-2.0+ */
  2/*
  3 * Rockchip AXI PCIe controller driver
  4 *
  5 * Copyright (c) 2018 Rockchip, Inc.
  6 *
  7 * Author: Shawn Lin <shawn.lin@rock-chips.com>
  8 *
  9 */
 10
 11#ifndef _PCIE_ROCKCHIP_H
 12#define _PCIE_ROCKCHIP_H
 13
 14#include <linux/clk.h>
 15#include <linux/hw_bitfield.h>
 16#include <linux/kernel.h>
 17#include <linux/pci.h>
 18#include <linux/pci-ecam.h>
 19#include <linux/reset.h>
 20
 21/*
 22 * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
 23 * bits.  This allows atomic updates of the register without locking.
 24 */
 25#define HWORD_SET_BIT(val)		(FIELD_PREP_WM16_CONST((val), 1))
 26#define HWORD_CLR_BIT(val)		(FIELD_PREP_WM16_CONST((val), 0))
 27
 28#define ENCODE_LANES(x)			((((x) >> 1) & 3))
 29#define MAX_LANE_NUM			4
 30#define MAX_REGION_LIMIT		32
 31#define MIN_EP_APERTURE			28
 32#define LINK_TRAIN_TIMEOUT		(500 * USEC_PER_MSEC)
 33
 34#define PCIE_CLIENT_BASE		0x0
 35#define PCIE_CLIENT_CONFIG		(PCIE_CLIENT_BASE + 0x00)
 36#define   PCIE_CLIENT_CONF_ENABLE		HWORD_SET_BIT(0x0001)
 37#define   PCIE_CLIENT_CONF_DISABLE		HWORD_CLR_BIT(0x0001)
 38#define   PCIE_CLIENT_LINK_TRAIN_ENABLE		HWORD_SET_BIT(0x0002)
 39#define   PCIE_CLIENT_LINK_TRAIN_DISABLE	HWORD_CLR_BIT(0x0002)
 40#define   PCIE_CLIENT_ARI_ENABLE		HWORD_SET_BIT(0x0008)
 41#define   PCIE_CLIENT_CONF_LANE_NUM(x)		FIELD_PREP_WM16(0x0030, ENCODE_LANES(x))
 42#define   PCIE_CLIENT_MODE_RC			HWORD_SET_BIT(0x0040)
 43#define   PCIE_CLIENT_MODE_EP			HWORD_CLR_BIT(0x0040)
 44#define   PCIE_CLIENT_GEN_SEL_1			HWORD_CLR_BIT(0x0080)
 45#define   PCIE_CLIENT_GEN_SEL_2			HWORD_SET_BIT(0x0080)
 46#define PCIE_CLIENT_LEGACY_INT_CTRL	(PCIE_CLIENT_BASE + 0x0c)
 47#define   PCIE_CLIENT_INT_IN_ASSERT		HWORD_SET_BIT(0x0002)
 48#define   PCIE_CLIENT_INT_IN_DEASSERT		HWORD_CLR_BIT(0x0002)
 49#define   PCIE_CLIENT_INT_PEND_ST_PEND		HWORD_SET_BIT(0x0001)
 50#define   PCIE_CLIENT_INT_PEND_ST_NORMAL	HWORD_CLR_BIT(0x0001)
 51#define PCIE_CLIENT_SIDE_BAND_STATUS	(PCIE_CLIENT_BASE + 0x20)
 52#define   PCIE_CLIENT_PHY_ST			BIT(12)
 53#define PCIE_CLIENT_DEBUG_OUT_0		(PCIE_CLIENT_BASE + 0x3c)
 54#define   PCIE_CLIENT_DEBUG_LTSSM_MASK		GENMASK(5, 0)
 55#define   PCIE_CLIENT_DEBUG_LTSSM_L1		0x18
 56#define   PCIE_CLIENT_DEBUG_LTSSM_L2		0x19
 57#define PCIE_CLIENT_BASIC_STATUS0	(PCIE_CLIENT_BASE + 0x44)
 58#define   PCIE_CLIENT_NEG_LINK_WIDTH_MASK	GENMASK(7, 6)
 59#define   PCIE_CLIENT_NEG_LINK_WIDTH_SHIFT	6
 60#define   PCIE_CLIENT_NEG_LINK_SPEED		BIT(5)
 61#define PCIE_CLIENT_BASIC_STATUS1	(PCIE_CLIENT_BASE + 0x48)
 62#define   PCIE_CLIENT_LINK_STATUS_UP		0x00300000
 63#define   PCIE_CLIENT_LINK_STATUS_MASK		0x00300000
 64#define PCIE_CLIENT_INT_MASK		(PCIE_CLIENT_BASE + 0x4c)
 65#define PCIE_CLIENT_INT_STATUS		(PCIE_CLIENT_BASE + 0x50)
 66#define   PCIE_CLIENT_INTR_MASK			GENMASK(8, 5)
 67#define   PCIE_CLIENT_INTR_SHIFT		5
 68#define   PCIE_CLIENT_INT_LEGACY_DONE		BIT(15)
 69#define   PCIE_CLIENT_INT_MSG			BIT(14)
 70#define   PCIE_CLIENT_INT_HOT_RST		BIT(13)
 71#define   PCIE_CLIENT_INT_DPA			BIT(12)
 72#define   PCIE_CLIENT_INT_FATAL_ERR		BIT(11)
 73#define   PCIE_CLIENT_INT_NFATAL_ERR		BIT(10)
 74#define   PCIE_CLIENT_INT_CORR_ERR		BIT(9)
 75#define   PCIE_CLIENT_INT_INTD			BIT(8)
 76#define   PCIE_CLIENT_INT_INTC			BIT(7)
 77#define   PCIE_CLIENT_INT_INTB			BIT(6)
 78#define   PCIE_CLIENT_INT_INTA			BIT(5)
 79#define   PCIE_CLIENT_INT_LOCAL			BIT(4)
 80#define   PCIE_CLIENT_INT_UDMA			BIT(3)
 81#define   PCIE_CLIENT_INT_PHY			BIT(2)
 82#define   PCIE_CLIENT_INT_HOT_PLUG		BIT(1)
 83#define   PCIE_CLIENT_INT_PWR_STCG		BIT(0)
 84
 85#define PCIE_CLIENT_INT_LEGACY \
 86	(PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
 87	PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
 88
 89#define PCIE_CLIENT_INT_CLI \
 90	(PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
 91	PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
 92	PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
 93	PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
 94	PCIE_CLIENT_INT_PHY)
 95
 96#define PCIE_CORE_CTRL_MGMT_BASE	0x900000
 97#define PCIE_CORE_CTRL			(PCIE_CORE_CTRL_MGMT_BASE + 0x000)
 98#define   PCIE_CORE_PL_CONF_LS_MASK		0x00000001
 99#define   PCIE_CORE_PL_CONF_LS_READY		0x00000001
100#define   PCIE_CORE_PL_CONF_SPEED_5G		0x00000008
101#define   PCIE_CORE_PL_CONF_SPEED_MASK		0x00000018
102#define   PCIE_CORE_PL_CONF_LANE_MASK		0x00000006
103#define   PCIE_CORE_PL_CONF_LANE_SHIFT		1
104#define PCIE_CORE_CTRL_PLC1		(PCIE_CORE_CTRL_MGMT_BASE + 0x004)
105#define   PCIE_CORE_CTRL_PLC1_FTS_MASK		GENMASK(23, 8)
106#define   PCIE_CORE_CTRL_PLC1_FTS_SHIFT		8
107#define   PCIE_CORE_CTRL_PLC1_FTS_CNT		0xffff
108#define PCIE_CORE_TXCREDIT_CFG1		(PCIE_CORE_CTRL_MGMT_BASE + 0x020)
109#define   PCIE_CORE_TXCREDIT_CFG1_MUI_MASK	0xFFFF0000
110#define   PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT	16
111#define   PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
112		(((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
113#define PCIE_CORE_LANE_MAP             (PCIE_CORE_CTRL_MGMT_BASE + 0x200)
114#define   PCIE_CORE_LANE_MAP_MASK              0x0000000f
115#define   PCIE_CORE_LANE_MAP_REVERSE           BIT(16)
116#define PCIE_CORE_INT_STATUS		(PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
117#define   PCIE_CORE_INT_PRFPE			BIT(0)
118#define   PCIE_CORE_INT_CRFPE			BIT(1)
119#define   PCIE_CORE_INT_RRPE			BIT(2)
120#define   PCIE_CORE_INT_PRFO			BIT(3)
121#define   PCIE_CORE_INT_CRFO			BIT(4)
122#define   PCIE_CORE_INT_RT			BIT(5)
123#define   PCIE_CORE_INT_RTR			BIT(6)
124#define   PCIE_CORE_INT_PE			BIT(7)
125#define   PCIE_CORE_INT_MTR			BIT(8)
126#define   PCIE_CORE_INT_UCR			BIT(9)
127#define   PCIE_CORE_INT_FCE			BIT(10)
128#define   PCIE_CORE_INT_CT			BIT(11)
129#define   PCIE_CORE_INT_UTC			BIT(18)
130#define   PCIE_CORE_INT_MMVC			BIT(19)
131#define PCIE_CORE_CONFIG_VENDOR		(PCIE_CORE_CTRL_MGMT_BASE + 0x44)
132#define PCIE_CORE_INT_MASK		(PCIE_CORE_CTRL_MGMT_BASE + 0x210)
133#define PCIE_CORE_PHY_FUNC_CFG		(PCIE_CORE_CTRL_MGMT_BASE + 0x2c0)
134#define PCIE_RC_BAR_CONF		(PCIE_CORE_CTRL_MGMT_BASE + 0x300)
135#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_DISABLED		0x0
136#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_IO_32BITS		0x1
137#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_32BITS		0x4
138#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_32BITS	0x5
139#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_64BITS		0x6
140#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_64BITS	0x7
141
142#define PCIE_CORE_INT \
143		(PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
144		 PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
145		 PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
146		 PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
147		 PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
148		 PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
149		 PCIE_CORE_INT_MMVC)
150
151#define PCIE_RC_RP_ATS_BASE		0x400000
152#define PCIE_RC_CONFIG_NORMAL_BASE	0x800000
153#define PCIE_EP_PF_CONFIG_REGS_BASE	0x800000
154#define PCIE_RC_CONFIG_BASE		0xa00000
155#define PCIE_EP_CONFIG_BASE		0xa00000
156#define PCIE_EP_CONFIG_DID_VID		(PCIE_EP_CONFIG_BASE + 0x00)
157#define PCIE_EP_CONFIG_LCS		(PCIE_EP_CONFIG_BASE + 0xd0)
158#define PCIE_RC_CONFIG_RID_CCR		(PCIE_RC_CONFIG_BASE + 0x08)
159#define PCIE_RC_CONFIG_CR		(PCIE_RC_CONFIG_BASE + 0xc0)
160#define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
161#define PCIE_RC_CONFIG_THP_CAP		(PCIE_RC_CONFIG_BASE + 0x274)
162#define   PCIE_RC_CONFIG_THP_CAP_NEXT_MASK	GENMASK(31, 20)
163
164#define MAX_AXI_IB_ROOTPORT_REGION_NUM		3
165#define MIN_AXI_ADDR_BITS_PASSED		8
166#define PCIE_ADDR_MASK			GENMASK_ULL(63, MIN_AXI_ADDR_BITS_PASSED)
167#define PCIE_CORE_AXI_CONF_BASE		0xc00000
168#define PCIE_CORE_OB_REGION_ADDR0	(PCIE_CORE_AXI_CONF_BASE + 0x0)
169#define   PCIE_CORE_OB_REGION_ADDR0_NUM_BITS	0x3f
170#define   PCIE_CORE_OB_REGION_ADDR0_LO_ADDR	PCIE_ADDR_MASK
171#define PCIE_CORE_OB_REGION_ADDR1	(PCIE_CORE_AXI_CONF_BASE + 0x4)
172#define PCIE_CORE_OB_REGION_DESC0	(PCIE_CORE_AXI_CONF_BASE + 0x8)
173#define PCIE_CORE_OB_REGION_DESC1	(PCIE_CORE_AXI_CONF_BASE + 0xc)
174
175#define PCIE_CORE_AXI_INBOUND_BASE	0xc00800
176#define PCIE_RP_IB_ADDR0		(PCIE_CORE_AXI_INBOUND_BASE + 0x0)
177#define   PCIE_CORE_IB_REGION_ADDR0_NUM_BITS	0x3f
178#define   PCIE_CORE_IB_REGION_ADDR0_LO_ADDR	PCIE_ADDR_MASK
179#define PCIE_RP_IB_ADDR1		(PCIE_CORE_AXI_INBOUND_BASE + 0x4)
180
181/* Size of one AXI Region (not Region 0) */
182#define AXI_REGION_SIZE				BIT(20)
183/* Size of Region 0, equal to sum of sizes of other regions */
184#define AXI_REGION_0_SIZE			(32 * (0x1 << 20))
185#define OB_REG_SIZE_SHIFT			5
186#define IB_ROOT_PORT_REG_SIZE_SHIFT		3
187#define AXI_WRAPPER_IO_WRITE			0x6
188#define AXI_WRAPPER_MEM_WRITE			0x2
189#define AXI_WRAPPER_TYPE0_CFG			0xa
190#define AXI_WRAPPER_TYPE1_CFG			0xb
191#define AXI_WRAPPER_NOR_MSG			0xc
192
193#define PCIE_RC_SEND_PME_OFF			0x11960
194#define PCIE_LINK_IS_L2(x) \
195	(((x) & PCIE_CLIENT_DEBUG_LTSSM_MASK) == PCIE_CLIENT_DEBUG_LTSSM_L2)
196#define PCIE_LINK_TRAINING_DONE(x) \
197	(((x) & PCIE_CORE_PL_CONF_LS_MASK) == PCIE_CORE_PL_CONF_LS_READY)
198#define PCIE_LINK_UP(x) \
199	(((x) & PCIE_CLIENT_LINK_STATUS_MASK) == PCIE_CLIENT_LINK_STATUS_UP)
200#define PCIE_LINK_IS_GEN2(x) \
201	(((x) & PCIE_CORE_PL_CONF_SPEED_MASK) == PCIE_CORE_PL_CONF_SPEED_5G)
202
203#define RC_REGION_0_ADDR_TRANS_H		0x00000000
204#define RC_REGION_0_ADDR_TRANS_L		0x00000000
205#define RC_REGION_0_PASS_BITS			(25 - 1)
206#define RC_REGION_0_TYPE_MASK			GENMASK(3, 0)
207#define MAX_AXI_WRAPPER_REGION_NUM		33
208
209#define ROCKCHIP_PCIE_MSG_ROUTING_MASK			GENMASK(7, 5)
210#define ROCKCHIP_PCIE_MSG_ROUTING(route) \
211	(((route) << 5) & ROCKCHIP_PCIE_MSG_ROUTING_MASK)
212#define ROCKCHIP_PCIE_MSG_CODE_MASK			GENMASK(15, 8)
213#define ROCKCHIP_PCIE_MSG_CODE(code) \
214	(((code) << 8) & ROCKCHIP_PCIE_MSG_CODE_MASK)
215#define ROCKCHIP_PCIE_MSG_NO_DATA			BIT(16)
216
217#define ROCKCHIP_PCIE_EP_CMD_STATUS			0x4
218#define   ROCKCHIP_PCIE_EP_CMD_STATUS_IS		BIT(19)
219#define ROCKCHIP_PCIE_EP_MSI_CTRL_REG			0x90
220#define   ROCKCHIP_PCIE_EP_MSI_CP1_OFFSET		8
221#define   ROCKCHIP_PCIE_EP_MSI_CP1_MASK			GENMASK(15, 8)
222#define   ROCKCHIP_PCIE_EP_MSI_FLAGS_OFFSET		16
223#define   ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_OFFSET		17
224#define   ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_MASK		GENMASK(19, 17)
225#define   ROCKCHIP_PCIE_EP_MSI_CTRL_MME_OFFSET		20
226#define   ROCKCHIP_PCIE_EP_MSI_CTRL_MME_MASK		GENMASK(22, 20)
227#define   ROCKCHIP_PCIE_EP_MSI_CTRL_ME				BIT(16)
228#define   ROCKCHIP_PCIE_EP_MSI_CTRL_MASK_MSI_CAP	BIT(24)
229#define ROCKCHIP_PCIE_EP_MSIX_CAP_REG			0xb0
230#define   ROCKCHIP_PCIE_EP_MSIX_CAP_CP_OFFSET		8
231#define   ROCKCHIP_PCIE_EP_MSIX_CAP_CP_MASK		GENMASK(15, 8)
232#define ROCKCHIP_PCIE_EP_DUMMY_IRQ_ADDR				0x1
233#define ROCKCHIP_PCIE_EP_PCI_LEGACY_IRQ_ADDR		0x3
234
235#define ROCKCHIP_PCIE_AT_MIN_NUM_BITS	8
236#define ROCKCHIP_PCIE_AT_MAX_NUM_BITS	20
237#define ROCKCHIP_PCIE_AT_SIZE_ALIGN	(1UL << ROCKCHIP_PCIE_AT_MIN_NUM_BITS)
238
239#define ROCKCHIP_PCIE_EP_FUNC_BASE(fn) \
240	(PCIE_EP_PF_CONFIG_REGS_BASE + (((fn) << 12) & GENMASK(19, 12)))
241#define ROCKCHIP_PCIE_EP_VIRT_FUNC_BASE(fn) \
242	(PCIE_EP_PF_CONFIG_REGS_BASE + 0x10000 + (((fn) << 12) & GENMASK(19, 12)))
243
244#define ROCKCHIP_PCIE_AT_MIN_NUM_BITS  8
245#define ROCKCHIP_PCIE_AT_MAX_NUM_BITS  20
246#define ROCKCHIP_PCIE_AT_SIZE_ALIGN    (1UL << ROCKCHIP_PCIE_AT_MIN_NUM_BITS)
247
248#define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR0(fn, bar) \
249	(PCIE_CORE_AXI_CONF_BASE + 0x0828 + (fn) * 0x0040 + (bar) * 0x0008)
250#define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR1(fn, bar) \
251	(PCIE_CORE_AXI_CONF_BASE + 0x082c + (fn) * 0x0040 + (bar) * 0x0008)
252#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK	GENMASK(19, 12)
253#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN(devfn) \
254	(((devfn) << 12) & \
255		 ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK)
256#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK	GENMASK(27, 20)
257#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS(bus) \
258		(((bus) << 20) & ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK)
259#define PCIE_RC_EP_ATR_OB_REGIONS_1_32 (PCIE_CORE_AXI_CONF_BASE + 0x0020)
260#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0(r) \
261		(PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0000 + ((r) & 0x1f) * 0x0020)
262#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR1(r) \
263		(PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0004 + ((r) & 0x1f) * 0x0020)
264#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_HARDCODED_RID	BIT(23)
265#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK	GENMASK(31, 24)
266#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN(devfn) \
267		(((devfn) << 24) & ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK)
268#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0(r) \
269		(PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0008 + ((r) & 0x1f) * 0x0020)
270#define ROCKCHIP_PCIE_AT_OB_REGION_DESC1(r) \
271		(PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x000c + ((r) & 0x1f) * 0x0020)
272#define ROCKCHIP_PCIE_AT_OB_REGION_DESC2(r) \
273		(PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0010 + ((r) & 0x1f) * 0x0020)
274
275#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG0(fn) \
276		(PCIE_CORE_CTRL_MGMT_BASE + 0x0240 + (fn) * 0x0008)
277#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG1(fn) \
278		(PCIE_CORE_CTRL_MGMT_BASE + 0x0244 + (fn) * 0x0008)
279#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b) \
280		(GENMASK(4, 0) << ((b) * 8))
281#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE(b, a) \
282		(((a) << ((b) * 8)) & \
283		 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b))
284#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b) \
285		(GENMASK(7, 5) << ((b) * 8))
286#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL(b, c) \
287		(((c) << ((b) * 8 + 5)) & \
288		 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b))
289
290#define ROCKCHIP_NUM_PM_RSTS   ARRAY_SIZE(rockchip_pci_pm_rsts)
291#define ROCKCHIP_NUM_CORE_RSTS ARRAY_SIZE(rockchip_pci_core_rsts)
292
293static const char * const rockchip_pci_pm_rsts[] = {
294	"pm",
295	"pclk",
296	"aclk",
297};
298
299/* NOTE: Do not reorder the deassert sequence of the following reset pins */
300static const char * const rockchip_pci_core_rsts[] = {
301	"pipe",
302	"mgmt",
303	"core",
304	"mgmt-sticky",
305};
306
307struct rockchip_pcie {
308	void	__iomem *reg_base;		/* DT axi-base */
309	void	__iomem *apb_base;		/* DT apb-base */
310	bool    legacy_phy;
311	struct  phy *phys[MAX_LANE_NUM];
312	struct  reset_control_bulk_data pm_rsts[ROCKCHIP_NUM_PM_RSTS];
313	struct  reset_control_bulk_data core_rsts[ROCKCHIP_NUM_CORE_RSTS];
314	struct  clk_bulk_data *clks;
315	int	num_clks;
316	struct	regulator *vpcie12v; /* 12V power supply */
317	struct	regulator *vpcie3v3; /* 3.3V power supply */
318	struct	regulator *vpcie1v8; /* 1.8V power supply */
319	struct	regulator *vpcie0v9; /* 0.9V power supply */
320	struct	gpio_desc *perst_gpio;
321	u32	lanes;
322	u8      lanes_map;
323	int	link_gen;
324	struct	device *dev;
325	struct	irq_domain *irq_domain;
326	int     offset;
327	void    __iomem *msg_region;
328	phys_addr_t msg_bus_addr;
329	bool is_rc;
330	struct resource *mem_res;
331};
332
333static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
334{
335	return readl(rockchip->apb_base + reg);
336}
337
338static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
339				u32 reg)
340{
341	writel(val, rockchip->apb_base + reg);
342}
343
344int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip);
345int rockchip_pcie_init_port(struct rockchip_pcie *rockchip);
346int rockchip_pcie_get_phys(struct rockchip_pcie *rockchip);
347void rockchip_pcie_deinit_phys(struct rockchip_pcie *rockchip);
348int rockchip_pcie_enable_clocks(struct rockchip_pcie *rockchip);
349void rockchip_pcie_disable_clocks(struct rockchip_pcie *rockchip);
350void rockchip_pcie_cfg_configuration_accesses(
351		struct rockchip_pcie *rockchip, u32 type);
352
353#endif /* _PCIE_ROCKCHIP_H */