FILE
pcie-designware.h
File preview with syntax highlighting.
linux-6.19.14/drivers/pci/controller/dwc/pcie-designware.h
1/* SPDX-License-Identifier: GPL-2.0 */ 2/* 3 * Synopsys DesignWare PCIe host controller driver 4 * 5 * Copyright (C) 2013 Samsung Electronics Co., Ltd. 6 * https://www.samsung.com 7 * 8 * Author: Jingoo Han <jg1.han@samsung.com> 9 */ 10 11#ifndef _PCIE_DESIGNWARE_H 12#define _PCIE_DESIGNWARE_H 13 14#include <linux/bitfield.h> 15#include <linux/bitops.h> 16#include <linux/clk.h> 17#include <linux/dma-mapping.h> 18#include <linux/dma/edma.h> 19#include <linux/gpio/consumer.h> 20#include <linux/irq.h> 21#include <linux/msi.h> 22#include <linux/pci.h> 23#include <linux/pci-ecam.h> 24#include <linux/reset.h> 25 26#include <linux/pci-epc.h> 27#include <linux/pci-epf.h> 28 29#include "../../pci.h" 30 31/* DWC PCIe IP-core versions (native support since v4.70a) */ 32#define DW_PCIE_VER_365A 0x3336352a 33#define DW_PCIE_VER_460A 0x3436302a 34#define DW_PCIE_VER_470A 0x3437302a 35#define DW_PCIE_VER_480A 0x3438302a 36#define DW_PCIE_VER_490A 0x3439302a 37#define DW_PCIE_VER_520A 0x3532302a 38#define DW_PCIE_VER_540A 0x3534302a 39 40#define __dw_pcie_ver_cmp(_pci, _ver, _op) \ 41 ((_pci)->version _op DW_PCIE_VER_ ## _ver) 42 43#define dw_pcie_ver_is(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, ==) 44 45#define dw_pcie_ver_is_ge(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, >=) 46 47#define dw_pcie_ver_type_is(_pci, _ver, _type) \ 48 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \ 49 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, ==)) 50 51#define dw_pcie_ver_type_is_ge(_pci, _ver, _type) \ 52 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \ 53 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, >=)) 54 55/* DWC PCIe controller capabilities */ 56#define DW_PCIE_CAP_REQ_RES 0 57#define DW_PCIE_CAP_IATU_UNROLL 1 58#define DW_PCIE_CAP_CDM_CHECK 2 59 60#define dw_pcie_cap_is(_pci, _cap) \ 61 test_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps) 62 63#define dw_pcie_cap_set(_pci, _cap) \ 64 set_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps) 65 66/* Parameters for the waiting for iATU enabled routine */ 67#define LINK_WAIT_MAX_IATU_RETRIES 5 68#define LINK_WAIT_IATU 9 69 70/* Synopsys-specific PCIe configuration registers */ 71#define PCIE_PORT_FORCE 0x708 72#define PORT_FORCE_DO_DESKEW_FOR_SRIS BIT(23) 73 74#define PCIE_PORT_AFR 0x70C 75#define PORT_AFR_N_FTS_MASK GENMASK(15, 8) 76#define PORT_AFR_N_FTS(n) FIELD_PREP(PORT_AFR_N_FTS_MASK, n) 77#define PORT_AFR_CC_N_FTS_MASK GENMASK(23, 16) 78#define PORT_AFR_CC_N_FTS(n) FIELD_PREP(PORT_AFR_CC_N_FTS_MASK, n) 79#define PORT_AFR_ENTER_ASPM BIT(30) 80#define PORT_AFR_L0S_ENTRANCE_LAT_SHIFT 24 81#define PORT_AFR_L0S_ENTRANCE_LAT_MASK GENMASK(26, 24) 82#define PORT_AFR_L1_ENTRANCE_LAT_SHIFT 27 83#define PORT_AFR_L1_ENTRANCE_LAT_MASK GENMASK(29, 27) 84 85#define PCIE_PORT_LINK_CONTROL 0x710 86#define PORT_LINK_DLL_LINK_EN BIT(5) 87#define PORT_LINK_FAST_LINK_MODE BIT(7) 88#define PORT_LINK_MODE_MASK GENMASK(21, 16) 89#define PORT_LINK_MODE(n) FIELD_PREP(PORT_LINK_MODE_MASK, n) 90#define PORT_LINK_MODE_1_LANES PORT_LINK_MODE(0x1) 91#define PORT_LINK_MODE_2_LANES PORT_LINK_MODE(0x3) 92#define PORT_LINK_MODE_4_LANES PORT_LINK_MODE(0x7) 93#define PORT_LINK_MODE_8_LANES PORT_LINK_MODE(0xf) 94#define PORT_LINK_MODE_16_LANES PORT_LINK_MODE(0x1f) 95 96#define PCIE_PORT_LANE_SKEW 0x714 97#define PORT_LANE_SKEW_INSERT_MASK GENMASK(23, 0) 98 99#define PCIE_PORT_DEBUG0 0x728 100#define PORT_LOGIC_LTSSM_STATE_MASK 0x3f 101#define PORT_LOGIC_LTSSM_STATE_L0 0x11 102#define PCIE_PORT_DEBUG1 0x72C 103#define PCIE_PORT_DEBUG1_LINK_UP BIT(4) 104#define PCIE_PORT_DEBUG1_LINK_IN_TRAINING BIT(29) 105 106#define PCIE_LINK_WIDTH_SPEED_CONTROL 0x80C 107#define PORT_LOGIC_N_FTS_MASK GENMASK(7, 0) 108#define PORT_LOGIC_SPEED_CHANGE BIT(17) 109#define PORT_LOGIC_LINK_WIDTH_MASK GENMASK(12, 8) 110#define PORT_LOGIC_LINK_WIDTH(n) FIELD_PREP(PORT_LOGIC_LINK_WIDTH_MASK, n) 111#define PORT_LOGIC_LINK_WIDTH_1_LANES PORT_LOGIC_LINK_WIDTH(0x1) 112#define PORT_LOGIC_LINK_WIDTH_2_LANES PORT_LOGIC_LINK_WIDTH(0x2) 113#define PORT_LOGIC_LINK_WIDTH_4_LANES PORT_LOGIC_LINK_WIDTH(0x4) 114#define PORT_LOGIC_LINK_WIDTH_8_LANES PORT_LOGIC_LINK_WIDTH(0x8) 115 116#define PCIE_MSI_ADDR_LO 0x820 117#define PCIE_MSI_ADDR_HI 0x824 118#define PCIE_MSI_INTR0_ENABLE 0x828 119#define PCIE_MSI_INTR0_MASK 0x82C 120#define PCIE_MSI_INTR0_STATUS 0x830 121 122#define GEN3_RELATED_OFF 0x890 123#define GEN3_RELATED_OFF_GEN3_ZRXDC_NONCOMPL BIT(0) 124#define GEN3_RELATED_OFF_EQ_PHASE_2_3 BIT(9) 125#define GEN3_RELATED_OFF_RXEQ_RGRDLESS_RXTS BIT(13) 126#define GEN3_RELATED_OFF_GEN3_EQ_DISABLE BIT(16) 127#define GEN3_RELATED_OFF_RATE_SHADOW_SEL_SHIFT 24 128#define GEN3_RELATED_OFF_RATE_SHADOW_SEL_MASK GENMASK(25, 24) 129 130#define GEN3_EQ_CONTROL_OFF 0x8A8 131#define GEN3_EQ_CONTROL_OFF_FB_MODE GENMASK(3, 0) 132#define GEN3_EQ_CONTROL_OFF_PHASE23_EXIT_MODE BIT(4) 133#define GEN3_EQ_CONTROL_OFF_PSET_REQ_VEC GENMASK(23, 8) 134#define GEN3_EQ_CONTROL_OFF_FOM_INC_INITIAL_EVAL BIT(24) 135 136#define GEN3_EQ_FB_MODE_DIR_CHANGE_OFF 0x8AC 137#define GEN3_EQ_FMDC_T_MIN_PHASE23 GENMASK(4, 0) 138#define GEN3_EQ_FMDC_N_EVALS GENMASK(9, 5) 139#define GEN3_EQ_FMDC_MAX_PRE_CURSOR_DELTA GENMASK(13, 10) 140#define GEN3_EQ_FMDC_MAX_POST_CURSOR_DELTA GENMASK(17, 14) 141 142#define COHERENCY_CONTROL_1_OFF 0x8E0 143#define CFG_MEMTYPE_BOUNDARY_LOW_ADDR_MASK GENMASK(31, 2) 144#define CFG_MEMTYPE_VALUE BIT(0) 145 146#define COHERENCY_CONTROL_2_OFF 0x8E4 147#define COHERENCY_CONTROL_3_OFF 0x8E8 148 149#define PCIE_PORT_MULTI_LANE_CTRL 0x8C0 150#define PORT_MLTI_UPCFG_SUPPORT BIT(7) 151 152#define PCIE_VERSION_NUMBER 0x8F8 153#define PCIE_VERSION_TYPE 0x8FC 154 155/* 156 * iATU inbound and outbound windows CSRs. Before the IP-core v4.80a each 157 * iATU region CSRs had been indirectly accessible by means of the dedicated 158 * viewport selector. The iATU/eDMA CSRs space was re-designed in DWC PCIe 159 * v4.80a in a way so the viewport was unrolled into the directly accessible 160 * iATU/eDMA CSRs space. 161 */ 162#define PCIE_ATU_VIEWPORT 0x900 163#define PCIE_ATU_REGION_DIR_IB BIT(31) 164#define PCIE_ATU_REGION_DIR_OB 0 165#define PCIE_ATU_VIEWPORT_BASE 0x904 166#define PCIE_ATU_UNROLL_BASE(dir, index) \ 167 (((index) << 9) | ((dir == PCIE_ATU_REGION_DIR_IB) ? BIT(8) : 0)) 168#define PCIE_ATU_VIEWPORT_SIZE 0x2C 169#define PCIE_ATU_REGION_CTRL1 0x000 170#define PCIE_ATU_INCREASE_REGION_SIZE BIT(13) 171#define PCIE_ATU_TYPE_MEM 0x0 172#define PCIE_ATU_TYPE_IO 0x2 173#define PCIE_ATU_TYPE_CFG0 0x4 174#define PCIE_ATU_TYPE_CFG1 0x5 175#define PCIE_ATU_TYPE_MSG 0x10 176#define PCIE_ATU_TD BIT(8) 177#define PCIE_ATU_FUNC_NUM(pf) ((pf) << 20) 178#define PCIE_ATU_REGION_CTRL2 0x004 179#define PCIE_ATU_ENABLE BIT(31) 180#define PCIE_ATU_BAR_MODE_ENABLE BIT(30) 181#define PCIE_ATU_CFG_SHIFT_MODE_ENABLE BIT(28) 182#define PCIE_ATU_INHIBIT_PAYLOAD BIT(22) 183#define PCIE_ATU_FUNC_NUM_MATCH_EN BIT(19) 184#define PCIE_ATU_LOWER_BASE 0x008 185#define PCIE_ATU_UPPER_BASE 0x00C 186#define PCIE_ATU_LIMIT 0x010 187#define PCIE_ATU_LOWER_TARGET 0x014 188#define PCIE_ATU_BUS(x) FIELD_PREP(GENMASK(31, 24), x) 189#define PCIE_ATU_DEV(x) FIELD_PREP(GENMASK(23, 19), x) 190#define PCIE_ATU_FUNC(x) FIELD_PREP(GENMASK(18, 16), x) 191#define PCIE_ATU_UPPER_TARGET 0x018 192#define PCIE_ATU_UPPER_LIMIT 0x020 193 194#define PCIE_MISC_CONTROL_1_OFF 0x8BC 195#define PCIE_DBI_RO_WR_EN BIT(0) 196 197#define PCIE_MSIX_DOORBELL 0x948 198#define PCIE_MSIX_DOORBELL_PF_SHIFT 24 199 200/* 201 * eDMA CSRs. DW PCIe IP-core v4.70a and older had the eDMA registers accessible 202 * over the Port Logic registers space. Afterwards the unrolled mapping was 203 * introduced so eDMA and iATU could be accessed via a dedicated registers 204 * space. 205 */ 206#define PCIE_DMA_VIEWPORT_BASE 0x970 207#define PCIE_DMA_UNROLL_BASE 0x80000 208#define PCIE_DMA_CTRL 0x008 209#define PCIE_DMA_NUM_WR_CHAN GENMASK(3, 0) 210#define PCIE_DMA_NUM_RD_CHAN GENMASK(19, 16) 211 212#define PCIE_PL_CHK_REG_CONTROL_STATUS 0xB20 213#define PCIE_PL_CHK_REG_CHK_REG_START BIT(0) 214#define PCIE_PL_CHK_REG_CHK_REG_CONTINUOUS BIT(1) 215#define PCIE_PL_CHK_REG_CHK_REG_COMPARISON_ERROR BIT(16) 216#define PCIE_PL_CHK_REG_CHK_REG_LOGIC_ERROR BIT(17) 217#define PCIE_PL_CHK_REG_CHK_REG_COMPLETE BIT(18) 218 219#define PCIE_PL_CHK_REG_ERR_ADDR 0xB28 220 221/* 222 * 16.0 GT/s (Gen 4) lane margining register definitions 223 */ 224#define GEN4_LANE_MARGINING_1_OFF 0xB80 225#define MARGINING_MAX_VOLTAGE_OFFSET GENMASK(29, 24) 226#define MARGINING_NUM_VOLTAGE_STEPS GENMASK(22, 16) 227#define MARGINING_MAX_TIMING_OFFSET GENMASK(13, 8) 228#define MARGINING_NUM_TIMING_STEPS GENMASK(5, 0) 229 230#define GEN4_LANE_MARGINING_2_OFF 0xB84 231#define MARGINING_IND_ERROR_SAMPLER BIT(28) 232#define MARGINING_SAMPLE_REPORTING_METHOD BIT(27) 233#define MARGINING_IND_LEFT_RIGHT_TIMING BIT(26) 234#define MARGINING_IND_UP_DOWN_VOLTAGE BIT(25) 235#define MARGINING_VOLTAGE_SUPPORTED BIT(24) 236#define MARGINING_MAXLANES GENMASK(20, 16) 237#define MARGINING_SAMPLE_RATE_TIMING GENMASK(13, 8) 238#define MARGINING_SAMPLE_RATE_VOLTAGE GENMASK(5, 0) 239/* 240 * iATU Unroll-specific register definitions 241 * From 4.80 core version the address translation will be made by unroll 242 */ 243#define PCIE_ATU_UNR_REGION_CTRL1 0x00 244#define PCIE_ATU_UNR_REGION_CTRL2 0x04 245#define PCIE_ATU_UNR_LOWER_BASE 0x08 246#define PCIE_ATU_UNR_UPPER_BASE 0x0C 247#define PCIE_ATU_UNR_LOWER_LIMIT 0x10 248#define PCIE_ATU_UNR_LOWER_TARGET 0x14 249#define PCIE_ATU_UNR_UPPER_TARGET 0x18 250#define PCIE_ATU_UNR_UPPER_LIMIT 0x20 251 252/* 253 * RAS-DES register definitions 254 */ 255#define PCIE_RAS_DES_EVENT_COUNTER_CONTROL 0x8 256#define EVENT_COUNTER_ALL_CLEAR 0x3 257#define EVENT_COUNTER_ENABLE_ALL 0x7 258#define EVENT_COUNTER_ENABLE_SHIFT 2 259#define EVENT_COUNTER_EVENT_SEL_MASK GENMASK(7, 0) 260#define EVENT_COUNTER_EVENT_SEL_SHIFT 16 261#define EVENT_COUNTER_EVENT_Tx_L0S 0x2 262#define EVENT_COUNTER_EVENT_Rx_L0S 0x3 263#define EVENT_COUNTER_EVENT_L1 0x5 264#define EVENT_COUNTER_EVENT_L1_1 0x7 265#define EVENT_COUNTER_EVENT_L1_2 0x8 266#define EVENT_COUNTER_GROUP_SEL_SHIFT 24 267#define EVENT_COUNTER_GROUP_5 0x5 268 269#define PCIE_RAS_DES_EVENT_COUNTER_DATA 0xc 270 271/* PTM register definitions */ 272#define PTM_RES_REQ_CTRL 0x8 273#define PTM_RES_CCONTEXT_VALID BIT(0) 274#define PTM_REQ_AUTO_UPDATE_ENABLED BIT(0) 275#define PTM_REQ_START_UPDATE BIT(1) 276 277#define PTM_LOCAL_LSB 0x10 278#define PTM_LOCAL_MSB 0x14 279#define PTM_T1_T2_LSB 0x18 280#define PTM_T1_T2_MSB 0x1c 281#define PTM_T3_T4_LSB 0x28 282#define PTM_T3_T4_MSB 0x2c 283#define PTM_MASTER_LSB 0x38 284#define PTM_MASTER_MSB 0x3c 285 286/* 287 * The default address offset between dbi_base and atu_base. Root controller 288 * drivers are not required to initialize atu_base if the offset matches this 289 * default; the driver core automatically derives atu_base from dbi_base using 290 * this offset, if atu_base not set. 291 */ 292#define DEFAULT_DBI_ATU_OFFSET (0x3 << 20) 293#define DEFAULT_DBI_DMA_OFFSET PCIE_DMA_UNROLL_BASE 294 295#define MAX_MSI_IRQS 256 296#define MAX_MSI_IRQS_PER_CTRL 32 297#define MAX_MSI_CTRLS (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL) 298#define MSI_REG_CTRL_BLOCK_SIZE 12 299#define MSI_DEF_NUM_VECTORS 32 300 301/* Maximum number of inbound/outbound iATUs */ 302#define MAX_IATU_IN 256 303#define MAX_IATU_OUT 256 304 305/* Default eDMA LLP memory size */ 306#define DMA_LLP_MEM_SIZE PAGE_SIZE 307 308/* Common struct pci_epc_feature bits among DWC EP glue drivers */ 309#define DWC_EPC_COMMON_FEATURES .dynamic_inbound_mapping = true, \ 310 .subrange_mapping = true 311 312struct dw_pcie; 313struct dw_pcie_rp; 314struct dw_pcie_ep; 315 316enum dw_pcie_device_mode { 317 DW_PCIE_UNKNOWN_TYPE, 318 DW_PCIE_EP_TYPE, 319 DW_PCIE_LEG_EP_TYPE, 320 DW_PCIE_RC_TYPE, 321}; 322 323enum dw_pcie_app_clk { 324 DW_PCIE_DBI_CLK, 325 DW_PCIE_MSTR_CLK, 326 DW_PCIE_SLV_CLK, 327 DW_PCIE_NUM_APP_CLKS 328}; 329 330enum dw_pcie_core_clk { 331 DW_PCIE_PIPE_CLK, 332 DW_PCIE_CORE_CLK, 333 DW_PCIE_AUX_CLK, 334 DW_PCIE_REF_CLK, 335 DW_PCIE_NUM_CORE_CLKS 336}; 337 338enum dw_pcie_app_rst { 339 DW_PCIE_DBI_RST, 340 DW_PCIE_MSTR_RST, 341 DW_PCIE_SLV_RST, 342 DW_PCIE_NUM_APP_RSTS 343}; 344 345enum dw_pcie_core_rst { 346 DW_PCIE_NON_STICKY_RST, 347 DW_PCIE_STICKY_RST, 348 DW_PCIE_CORE_RST, 349 DW_PCIE_PIPE_RST, 350 DW_PCIE_PHY_RST, 351 DW_PCIE_HOT_RST, 352 DW_PCIE_PWR_RST, 353 DW_PCIE_NUM_CORE_RSTS 354}; 355 356enum dw_pcie_ltssm { 357 /* Need to align with PCIE_PORT_DEBUG0 bits 0:5 */ 358 DW_PCIE_LTSSM_DETECT_QUIET = 0x0, 359 DW_PCIE_LTSSM_DETECT_ACT = 0x1, 360 DW_PCIE_LTSSM_POLL_ACTIVE = 0x2, 361 DW_PCIE_LTSSM_POLL_COMPLIANCE = 0x3, 362 DW_PCIE_LTSSM_POLL_CONFIG = 0x4, 363 DW_PCIE_LTSSM_PRE_DETECT_QUIET = 0x5, 364 DW_PCIE_LTSSM_DETECT_WAIT = 0x6, 365 DW_PCIE_LTSSM_CFG_LINKWD_START = 0x7, 366 DW_PCIE_LTSSM_CFG_LINKWD_ACEPT = 0x8, 367 DW_PCIE_LTSSM_CFG_LANENUM_WAI = 0x9, 368 DW_PCIE_LTSSM_CFG_LANENUM_ACEPT = 0xa, 369 DW_PCIE_LTSSM_CFG_COMPLETE = 0xb, 370 DW_PCIE_LTSSM_CFG_IDLE = 0xc, 371 DW_PCIE_LTSSM_RCVRY_LOCK = 0xd, 372 DW_PCIE_LTSSM_RCVRY_SPEED = 0xe, 373 DW_PCIE_LTSSM_RCVRY_RCVRCFG = 0xf, 374 DW_PCIE_LTSSM_RCVRY_IDLE = 0x10, 375 DW_PCIE_LTSSM_L0 = 0x11, 376 DW_PCIE_LTSSM_L0S = 0x12, 377 DW_PCIE_LTSSM_L123_SEND_EIDLE = 0x13, 378 DW_PCIE_LTSSM_L1_IDLE = 0x14, 379 DW_PCIE_LTSSM_L2_IDLE = 0x15, 380 DW_PCIE_LTSSM_L2_WAKE = 0x16, 381 DW_PCIE_LTSSM_DISABLED_ENTRY = 0x17, 382 DW_PCIE_LTSSM_DISABLED_IDLE = 0x18, 383 DW_PCIE_LTSSM_DISABLED = 0x19, 384 DW_PCIE_LTSSM_LPBK_ENTRY = 0x1a, 385 DW_PCIE_LTSSM_LPBK_ACTIVE = 0x1b, 386 DW_PCIE_LTSSM_LPBK_EXIT = 0x1c, 387 DW_PCIE_LTSSM_LPBK_EXIT_TIMEOUT = 0x1d, 388 DW_PCIE_LTSSM_HOT_RESET_ENTRY = 0x1e, 389 DW_PCIE_LTSSM_HOT_RESET = 0x1f, 390 DW_PCIE_LTSSM_RCVRY_EQ0 = 0x20, 391 DW_PCIE_LTSSM_RCVRY_EQ1 = 0x21, 392 DW_PCIE_LTSSM_RCVRY_EQ2 = 0x22, 393 DW_PCIE_LTSSM_RCVRY_EQ3 = 0x23, 394 395 /* Vendor glue drivers provide pseudo L1 substates from get_ltssm() */ 396 DW_PCIE_LTSSM_L1_1 = 0x141, 397 DW_PCIE_LTSSM_L1_2 = 0x142, 398 399 DW_PCIE_LTSSM_UNKNOWN = 0xFFFFFFFF, 400}; 401 402struct dw_pcie_ob_atu_cfg { 403 int index; 404 int type; 405 u8 func_no; 406 u8 code; 407 u8 routing; 408 u32 ctrl2; 409 u64 parent_bus_addr; 410 u64 pci_addr; 411 u64 size; 412}; 413 414struct dw_pcie_host_ops { 415 int (*init)(struct dw_pcie_rp *pp); 416 void (*deinit)(struct dw_pcie_rp *pp); 417 void (*post_init)(struct dw_pcie_rp *pp); 418 int (*msi_init)(struct dw_pcie_rp *pp); 419 void (*pme_turn_off)(struct dw_pcie_rp *pp); 420}; 421 422struct dw_pcie_rp { 423 bool has_msi_ctrl:1; 424 bool cfg0_io_shared:1; 425 u64 cfg0_base; 426 void __iomem *va_cfg0_base; 427 u32 cfg0_size; 428 resource_size_t io_base; 429 phys_addr_t io_bus_addr; 430 u32 io_size; 431 int irq; 432 const struct dw_pcie_host_ops *ops; 433 int msi_irq[MAX_MSI_CTRLS]; 434 struct irq_domain *irq_domain; 435 dma_addr_t msi_data; 436 struct irq_chip *msi_irq_chip; 437 u32 num_vectors; 438 u32 irq_mask[MAX_MSI_CTRLS]; 439 struct pci_host_bridge *bridge; 440 raw_spinlock_t lock; 441 DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS); 442 bool use_atu_msg; 443 int msg_atu_index; 444 struct resource *msg_res; 445 struct pci_eq_presets presets; 446 struct pci_config_window *cfg; 447 bool ecam_enabled; 448 bool native_ecam; 449 bool skip_l23_ready; 450}; 451 452struct dw_pcie_ep_ops { 453 void (*pre_init)(struct dw_pcie_ep *ep); 454 void (*init)(struct dw_pcie_ep *ep); 455 int (*raise_irq)(struct dw_pcie_ep *ep, u8 func_no, 456 unsigned int type, u16 interrupt_num); 457 const struct pci_epc_features* (*get_features)(struct dw_pcie_ep *ep); 458 /* 459 * Provide a method to implement the different func config space 460 * access for different platform, if different func have different 461 * offset, return the offset of func. if use write a register way 462 * return a 0, and implement code in callback function of platform 463 * driver. 464 */ 465 unsigned int (*get_dbi_offset)(struct dw_pcie_ep *ep, u8 func_no); 466 unsigned int (*get_dbi2_offset)(struct dw_pcie_ep *ep, u8 func_no); 467}; 468 469struct dw_pcie_ep_func { 470 struct list_head list; 471 u8 func_no; 472 u8 msi_cap; /* MSI capability offset */ 473 u8 msix_cap; /* MSI-X capability offset */ 474 u8 bar_to_atu[PCI_STD_NUM_BARS]; 475 struct pci_epf_bar *epf_bar[PCI_STD_NUM_BARS]; 476 477 /* Only for Address Match Mode inbound iATU */ 478 u32 *ib_atu_indexes[PCI_STD_NUM_BARS]; 479 unsigned int num_ib_atu_indexes[PCI_STD_NUM_BARS]; 480}; 481 482struct dw_pcie_ep { 483 struct pci_epc *epc; 484 struct list_head func_list; 485 const struct dw_pcie_ep_ops *ops; 486 phys_addr_t phys_base; 487 size_t addr_size; 488 size_t page_size; 489 phys_addr_t *outbound_addr; 490 unsigned long *ib_window_map; 491 unsigned long *ob_window_map; 492 void __iomem *msi_mem; 493 phys_addr_t msi_mem_phys; 494 495 /* MSI outbound iATU state */ 496 bool msi_iatu_mapped; 497 u64 msi_msg_addr; 498 size_t msi_map_size; 499}; 500 501struct dw_pcie_ops { 502 u64 (*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr); 503 u32 (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 504 size_t size); 505 void (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 506 size_t size, u32 val); 507 void (*write_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg, 508 size_t size, u32 val); 509 bool (*link_up)(struct dw_pcie *pcie); 510 enum dw_pcie_ltssm (*get_ltssm)(struct dw_pcie *pcie); 511 int (*start_link)(struct dw_pcie *pcie); 512 void (*stop_link)(struct dw_pcie *pcie); 513 int (*assert_perst)(struct dw_pcie *pcie, bool assert); 514}; 515 516struct debugfs_info { 517 struct dentry *debug_dir; 518 void *rasdes_info; 519}; 520 521struct dw_pcie { 522 struct device *dev; 523 void __iomem *dbi_base; 524 resource_size_t dbi_phys_addr; 525 void __iomem *dbi_base2; 526 void __iomem *atu_base; 527 void __iomem *elbi_base; 528 resource_size_t atu_phys_addr; 529 size_t atu_size; 530 resource_size_t parent_bus_offset; 531 u32 num_ib_windows; 532 u32 num_ob_windows; 533 u32 region_align; 534 u64 region_limit; 535 struct dw_pcie_rp pp; 536 struct dw_pcie_ep ep; 537 const struct dw_pcie_ops *ops; 538 u32 version; 539 u32 type; 540 unsigned long caps; 541 int num_lanes; 542 int max_link_speed; 543 u8 n_fts[2]; 544 struct dw_edma_chip edma; 545 bool l1ss_support; /* L1 PM Substates support */ 546 struct clk_bulk_data app_clks[DW_PCIE_NUM_APP_CLKS]; 547 struct clk_bulk_data core_clks[DW_PCIE_NUM_CORE_CLKS]; 548 struct reset_control_bulk_data app_rsts[DW_PCIE_NUM_APP_RSTS]; 549 struct reset_control_bulk_data core_rsts[DW_PCIE_NUM_CORE_RSTS]; 550 struct gpio_desc *pe_rst; 551 bool suspended; 552 struct debugfs_info *debugfs; 553 enum dw_pcie_device_mode mode; 554 u16 ptm_vsec_offset; 555 struct pci_ptm_debugfs *ptm_debugfs; 556 557 /* 558 * If iATU input addresses are offset from CPU physical addresses, 559 * we previously required .cpu_addr_fixup() to convert them. We 560 * now rely on the devicetree instead. If .cpu_addr_fixup() 561 * exists, we compare its results with devicetree. 562 * 563 * If .cpu_addr_fixup() does not exist, we assume the offset is 564 * zero and warn if devicetree claims otherwise. If we know all 565 * devicetrees correctly describe the offset, set 566 * use_parent_dt_ranges to true to avoid this warning. 567 */ 568 bool use_parent_dt_ranges; 569}; 570 571#define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp) 572 573#define to_dw_pcie_from_ep(endpoint) \ 574 container_of((endpoint), struct dw_pcie, ep) 575 576int dw_pcie_get_resources(struct dw_pcie *pci); 577 578void dw_pcie_version_detect(struct dw_pcie *pci); 579 580u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap); 581u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap); 582void dw_pcie_remove_capability(struct dw_pcie *pci, u8 cap); 583void dw_pcie_remove_ext_capability(struct dw_pcie *pci, u8 cap); 584u16 dw_pcie_find_rasdes_capability(struct dw_pcie *pci); 585u16 dw_pcie_find_ptm_capability(struct dw_pcie *pci); 586 587int dw_pcie_read(void __iomem *addr, int size, u32 *val); 588int dw_pcie_write(void __iomem *addr, int size, u32 val); 589 590u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size); 591void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 592void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val); 593bool dw_pcie_link_up(struct dw_pcie *pci); 594void dw_pcie_upconfig_setup(struct dw_pcie *pci); 595int dw_pcie_wait_for_link(struct dw_pcie *pci); 596int dw_pcie_link_get_max_link_width(struct dw_pcie *pci); 597int dw_pcie_prog_outbound_atu(struct dw_pcie *pci, 598 const struct dw_pcie_ob_atu_cfg *atu); 599int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int type, 600 u64 parent_bus_addr, u64 pci_addr, u64 size); 601int dw_pcie_prog_ep_inbound_atu(struct dw_pcie *pci, u8 func_no, int index, 602 int type, u64 parent_bus_addr, 603 u8 bar, size_t size); 604void dw_pcie_disable_atu(struct dw_pcie *pci, u32 dir, int index); 605void dw_pcie_hide_unsupported_l1ss(struct dw_pcie *pci); 606void dw_pcie_setup(struct dw_pcie *pci); 607void dw_pcie_iatu_detect(struct dw_pcie *pci); 608int dw_pcie_edma_detect(struct dw_pcie *pci); 609void dw_pcie_edma_remove(struct dw_pcie *pci); 610resource_size_t dw_pcie_parent_bus_offset(struct dw_pcie *pci, 611 const char *reg_name, 612 resource_size_t cpu_phy_addr); 613 614static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val) 615{ 616 dw_pcie_write_dbi(pci, reg, 0x4, val); 617} 618 619static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg) 620{ 621 return dw_pcie_read_dbi(pci, reg, 0x4); 622} 623 624static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val) 625{ 626 dw_pcie_write_dbi(pci, reg, 0x2, val); 627} 628 629static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg) 630{ 631 return dw_pcie_read_dbi(pci, reg, 0x2); 632} 633 634static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val) 635{ 636 dw_pcie_write_dbi(pci, reg, 0x1, val); 637} 638 639static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg) 640{ 641 return dw_pcie_read_dbi(pci, reg, 0x1); 642} 643 644static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val) 645{ 646 dw_pcie_write_dbi2(pci, reg, 0x4, val); 647} 648 649static inline int dw_pcie_read_cfg_byte(struct dw_pcie *pci, int where, 650 u8 *val) 651{ 652 *val = dw_pcie_readb_dbi(pci, where); 653 return PCIBIOS_SUCCESSFUL; 654} 655 656static inline int dw_pcie_read_cfg_word(struct dw_pcie *pci, int where, 657 u16 *val) 658{ 659 *val = dw_pcie_readw_dbi(pci, where); 660 return PCIBIOS_SUCCESSFUL; 661} 662 663static inline int dw_pcie_read_cfg_dword(struct dw_pcie *pci, int where, 664 u32 *val) 665{ 666 *val = dw_pcie_readl_dbi(pci, where); 667 return PCIBIOS_SUCCESSFUL; 668} 669 670static inline unsigned int dw_pcie_ep_get_dbi_offset(struct dw_pcie_ep *ep, 671 u8 func_no) 672{ 673 unsigned int dbi_offset = 0; 674 675 if (ep->ops->get_dbi_offset) 676 dbi_offset = ep->ops->get_dbi_offset(ep, func_no); 677 678 return dbi_offset; 679} 680 681static inline u32 dw_pcie_ep_read_dbi(struct dw_pcie_ep *ep, u8 func_no, 682 u32 reg, size_t size) 683{ 684 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no); 685 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 686 687 return dw_pcie_read_dbi(pci, offset + reg, size); 688} 689 690static inline void dw_pcie_ep_write_dbi(struct dw_pcie_ep *ep, u8 func_no, 691 u32 reg, size_t size, u32 val) 692{ 693 unsigned int offset = dw_pcie_ep_get_dbi_offset(ep, func_no); 694 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 695 696 dw_pcie_write_dbi(pci, offset + reg, size, val); 697} 698 699static inline void dw_pcie_ep_writel_dbi(struct dw_pcie_ep *ep, u8 func_no, 700 u32 reg, u32 val) 701{ 702 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x4, val); 703} 704 705static inline u32 dw_pcie_ep_readl_dbi(struct dw_pcie_ep *ep, u8 func_no, 706 u32 reg) 707{ 708 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x4); 709} 710 711static inline void dw_pcie_ep_writew_dbi(struct dw_pcie_ep *ep, u8 func_no, 712 u32 reg, u16 val) 713{ 714 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x2, val); 715} 716 717static inline u16 dw_pcie_ep_readw_dbi(struct dw_pcie_ep *ep, u8 func_no, 718 u32 reg) 719{ 720 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x2); 721} 722 723static inline void dw_pcie_ep_writeb_dbi(struct dw_pcie_ep *ep, u8 func_no, 724 u32 reg, u8 val) 725{ 726 dw_pcie_ep_write_dbi(ep, func_no, reg, 0x1, val); 727} 728 729static inline u8 dw_pcie_ep_readb_dbi(struct dw_pcie_ep *ep, u8 func_no, 730 u32 reg) 731{ 732 return dw_pcie_ep_read_dbi(ep, func_no, reg, 0x1); 733} 734 735static inline int dw_pcie_ep_read_cfg_byte(struct dw_pcie_ep *ep, u8 func_no, 736 int where, u8 *val) 737{ 738 *val = dw_pcie_ep_readb_dbi(ep, func_no, where); 739 return PCIBIOS_SUCCESSFUL; 740} 741 742static inline int dw_pcie_ep_read_cfg_word(struct dw_pcie_ep *ep, u8 func_no, 743 int where, u16 *val) 744{ 745 *val = dw_pcie_ep_readw_dbi(ep, func_no, where); 746 return PCIBIOS_SUCCESSFUL; 747} 748 749static inline int dw_pcie_ep_read_cfg_dword(struct dw_pcie_ep *ep, u8 func_no, 750 int where, u32 *val) 751{ 752 *val = dw_pcie_ep_readl_dbi(ep, func_no, where); 753 return PCIBIOS_SUCCESSFUL; 754} 755 756static inline unsigned int dw_pcie_ep_get_dbi2_offset(struct dw_pcie_ep *ep, 757 u8 func_no) 758{ 759 unsigned int dbi2_offset = 0; 760 761 if (ep->ops->get_dbi2_offset) 762 dbi2_offset = ep->ops->get_dbi2_offset(ep, func_no); 763 else if (ep->ops->get_dbi_offset) /* for backward compatibility */ 764 dbi2_offset = ep->ops->get_dbi_offset(ep, func_no); 765 766 return dbi2_offset; 767} 768 769static inline void dw_pcie_ep_write_dbi2(struct dw_pcie_ep *ep, u8 func_no, 770 u32 reg, size_t size, u32 val) 771{ 772 unsigned int offset = dw_pcie_ep_get_dbi2_offset(ep, func_no); 773 struct dw_pcie *pci = to_dw_pcie_from_ep(ep); 774 775 dw_pcie_write_dbi2(pci, offset + reg, size, val); 776} 777 778static inline void dw_pcie_ep_writel_dbi2(struct dw_pcie_ep *ep, u8 func_no, 779 u32 reg, u32 val) 780{ 781 dw_pcie_ep_write_dbi2(ep, func_no, reg, 0x4, val); 782} 783 784static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci) 785{ 786 u32 reg; 787 u32 val; 788 789 reg = PCIE_MISC_CONTROL_1_OFF; 790 val = dw_pcie_readl_dbi(pci, reg); 791 val |= PCIE_DBI_RO_WR_EN; 792 dw_pcie_writel_dbi(pci, reg, val); 793} 794 795static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci) 796{ 797 u32 reg; 798 u32 val; 799 800 reg = PCIE_MISC_CONTROL_1_OFF; 801 val = dw_pcie_readl_dbi(pci, reg); 802 val &= ~PCIE_DBI_RO_WR_EN; 803 dw_pcie_writel_dbi(pci, reg, val); 804} 805 806static inline int dw_pcie_start_link(struct dw_pcie *pci) 807{ 808 if (pci->ops && pci->ops->start_link) 809 return pci->ops->start_link(pci); 810 811 return 0; 812} 813 814static inline void dw_pcie_stop_link(struct dw_pcie *pci) 815{ 816 if (pci->ops && pci->ops->stop_link) 817 pci->ops->stop_link(pci); 818} 819 820static inline int dw_pcie_assert_perst(struct dw_pcie *pci, bool assert) 821{ 822 if (pci->ops && pci->ops->assert_perst) 823 return pci->ops->assert_perst(pci, assert); 824 825 return 0; 826} 827 828static inline enum dw_pcie_ltssm dw_pcie_get_ltssm(struct dw_pcie *pci) 829{ 830 u32 val; 831 832 if (pci->ops && pci->ops->get_ltssm) 833 return pci->ops->get_ltssm(pci); 834 835 val = dw_pcie_readl_dbi(pci, PCIE_PORT_DEBUG0); 836 837 return (enum dw_pcie_ltssm)FIELD_GET(PORT_LOGIC_LTSSM_STATE_MASK, val); 838} 839 840#ifdef CONFIG_PCIE_DW_HOST 841int dw_pcie_suspend_noirq(struct dw_pcie *pci); 842int dw_pcie_resume_noirq(struct dw_pcie *pci); 843irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp); 844void dw_pcie_msi_init(struct dw_pcie_rp *pp); 845int dw_pcie_msi_host_init(struct dw_pcie_rp *pp); 846void dw_pcie_free_msi(struct dw_pcie_rp *pp); 847int dw_pcie_setup_rc(struct dw_pcie_rp *pp); 848int dw_pcie_host_init(struct dw_pcie_rp *pp); 849void dw_pcie_host_deinit(struct dw_pcie_rp *pp); 850int dw_pcie_allocate_domains(struct dw_pcie_rp *pp); 851void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, unsigned int devfn, 852 int where); 853#else 854static inline int dw_pcie_suspend_noirq(struct dw_pcie *pci) 855{ 856 return 0; 857} 858 859static inline int dw_pcie_resume_noirq(struct dw_pcie *pci) 860{ 861 return 0; 862} 863 864static inline irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp) 865{ 866 return IRQ_NONE; 867} 868 869static inline void dw_pcie_msi_init(struct dw_pcie_rp *pp) 870{ } 871 872static inline int dw_pcie_msi_host_init(struct dw_pcie_rp *pp) 873{ 874 return -ENODEV; 875} 876 877static inline void dw_pcie_free_msi(struct dw_pcie_rp *pp) 878{ } 879 880static inline int dw_pcie_setup_rc(struct dw_pcie_rp *pp) 881{ 882 return 0; 883} 884 885static inline int dw_pcie_host_init(struct dw_pcie_rp *pp) 886{ 887 return 0; 888} 889 890static inline void dw_pcie_host_deinit(struct dw_pcie_rp *pp) 891{ 892} 893 894static inline int dw_pcie_allocate_domains(struct dw_pcie_rp *pp) 895{ 896 return 0; 897} 898static inline void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, 899 unsigned int devfn, 900 int where) 901{ 902 return NULL; 903} 904#endif 905 906#ifdef CONFIG_PCIE_DW_EP 907void dw_pcie_ep_linkup(struct dw_pcie_ep *ep); 908void dw_pcie_ep_linkdown(struct dw_pcie_ep *ep); 909int dw_pcie_ep_init(struct dw_pcie_ep *ep); 910int dw_pcie_ep_init_registers(struct dw_pcie_ep *ep); 911void dw_pcie_ep_deinit(struct dw_pcie_ep *ep); 912void dw_pcie_ep_cleanup(struct dw_pcie_ep *ep); 913int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no); 914int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 915 u8 interrupt_num); 916int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 917 u16 interrupt_num); 918int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, u8 func_no, 919 u16 interrupt_num); 920void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar); 921struct dw_pcie_ep_func * 922dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no); 923#else 924static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep) 925{ 926} 927 928static inline void dw_pcie_ep_linkdown(struct dw_pcie_ep *ep) 929{ 930} 931 932static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep) 933{ 934 return 0; 935} 936 937static inline int dw_pcie_ep_init_registers(struct dw_pcie_ep *ep) 938{ 939 return 0; 940} 941 942static inline void dw_pcie_ep_deinit(struct dw_pcie_ep *ep) 943{ 944} 945 946static inline void dw_pcie_ep_cleanup(struct dw_pcie_ep *ep) 947{ 948} 949 950static inline int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no) 951{ 952 return 0; 953} 954 955static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no, 956 u8 interrupt_num) 957{ 958 return 0; 959} 960 961static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no, 962 u16 interrupt_num) 963{ 964 return 0; 965} 966 967static inline int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, 968 u8 func_no, 969 u16 interrupt_num) 970{ 971 return 0; 972} 973 974static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar) 975{ 976} 977 978static inline struct dw_pcie_ep_func * 979dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no) 980{ 981 return NULL; 982} 983#endif 984 985#ifdef CONFIG_PCIE_DW_DEBUGFS 986void dwc_pcie_debugfs_init(struct dw_pcie *pci, enum dw_pcie_device_mode mode); 987void dwc_pcie_debugfs_deinit(struct dw_pcie *pci); 988#else 989static inline void dwc_pcie_debugfs_init(struct dw_pcie *pci, 990 enum dw_pcie_device_mode mode) 991{ 992} 993static inline void dwc_pcie_debugfs_deinit(struct dw_pcie *pci) 994{ 995} 996#endif 997 998#endif /* _PCIE_DESIGNWARE_H */
~/
Read-only file preview.