mdp_reg_wrot.h

 1/* SPDX-License-Identifier: GPL-2.0-only */
 2/*
 3 * Copyright (c) 2022 MediaTek Inc.
 4 * Author: Ping-Hsun Wu <ping-hsun.wu@mediatek.com>
 5 */
 6
 7#ifndef __MDP_REG_WROT_H__
 8#define __MDP_REG_WROT_H__
 9
10#define VIDO_CTRL                   0x000
11#define VIDO_MAIN_BUF_SIZE          0x008
12#define VIDO_SOFT_RST               0x010
13#define VIDO_SOFT_RST_STAT          0x014
14#define VIDO_CROP_OFST              0x020
15#define VIDO_TAR_SIZE               0x024
16#define VIDO_OFST_ADDR              0x02c
17#define VIDO_STRIDE                 0x030
18#define VIDO_OFST_ADDR_C            0x038
19#define VIDO_STRIDE_C               0x03c
20#define VIDO_CTRL_2                 0x048
21#define VIDO_DITHER                 0x054
22#define VIDO_STRIDE_V               0x06c
23#define VIDO_OFST_ADDR_V            0x068
24#define VIDO_RSV_1                  0x070
25#define VIDO_DMA_PREULTRA           0x074
26#define VIDO_IN_SIZE                0x078
27#define VIDO_ROT_EN                 0x07c
28#define VIDO_FIFO_TEST              0x080
29#define VIDO_MAT_CTRL               0x084
30#define VIDO_SCAN_10BIT             0x0dc
31#define VIDO_PENDING_ZERO           0x0e0
32#define VIDO_BASE_ADDR              0xf00
33#define VIDO_BASE_ADDR_C            0xf04
34#define VIDO_BASE_ADDR_V            0xf08
35
36/* MASK */
37#define VIDO_CTRL_MASK                  0xf530711f
38#define VIDO_MAIN_BUF_SIZE_MASK         0x1fff7f77
39#define VIDO_SOFT_RST_MASK              0x00000001
40#define VIDO_SOFT_RST_STAT_MASK         0x00000001
41#define VIDO_TAR_SIZE_MASK              0x1fff1fff
42#define VIDO_CROP_OFST_MASK             0x1fff1fff
43#define VIDO_OFST_ADDR_MASK             0x0fffffff
44#define VIDO_STRIDE_MASK                0x0000ffff
45#define VIDO_OFST_ADDR_C_MASK           0x0fffffff
46#define VIDO_STRIDE_C_MASK              0x0000ffff
47#define VIDO_CTRL_2_MASK                0x0000000f
48#define VIDO_DITHER_MASK                0xff000001
49#define VIDO_STRIDE_V_MASK              0x0000ffff
50#define VIDO_OFST_ADDR_V_MASK           0x0fffffff
51#define VIDO_RSV_1_MASK                 0xffffffff
52#define VIDO_DMA_PREULTRA_MASK		0x00ffffff
53#define VIDO_IN_SIZE_MASK               0x1fff1fff
54#define VIDO_ROT_EN_MASK                0x00000001
55#define VIDO_FIFO_TEST_MASK             0x00000fff
56#define VIDO_MAT_CTRL_MASK              0x000000f3
57#define VIDO_SCAN_10BIT_MASK            0x0000000f
58#define VIDO_PENDING_ZERO_MASK          0x07ffffff
59#define VIDO_BASE_ADDR_MASK             0xffffffff
60#define VIDO_BASE_ADDR_C_MASK           0xffffffff
61#define VIDO_BASE_ADDR_V_MASK           0xffffffff
62
63#endif  // __MDP_REG_WROT_H__