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nbio_7_11_0_offset.h

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linux-6.19.14/drivers/gpu/drm/amd/include/asic_reg/nbio/nbio_7_11_0_offset.h C
   1/*
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  20 * OTHER DEALINGS IN THE SOFTWARE.
  21 *
  22 */
  23#ifndef _nbio_7_11_0_OFFSET_HEADER
  24#define _nbio_7_11_0_OFFSET_HEADER
  25
  26
  27
  28// addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec
  29// base address: 0x0
  30#define cfgNBCFG_SCRATCH_0                                                                              0x0068
  31#define cfgNBCFG_SCRATCH_1                                                                              0x006c
  32#define cfgNBCFG_SCRATCH_2                                                                              0x0070
  33#define cfgNBCFG_SCRATCH_3                                                                              0x0074
  34#define cfgNBCFG_SCRATCH_4                                                                              0x0078
  35
  36
  37// addressBlock: nbio_iohub_iommu_l2_iommul2cfg
  38// base address: 0x0
  39
  40
  41// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp
  42// base address: 0x0
  43#define cfgPCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV                                                     0x0580
  44
  45
  46// addressBlock: nbio_iohub_nb_nbcfg_nb_cfgdec
  47// base address: 0x13b00000
  48#define regNB_NBCFG0_NB_VENDOR_ID                                                                       0xe80000
  49#define regNB_NBCFG0_NB_VENDOR_ID_BASE_IDX                                                              5
  50#define regNB_NBCFG0_NB_DEVICE_ID                                                                       0xe80000
  51#define regNB_NBCFG0_NB_DEVICE_ID_BASE_IDX                                                              5
  52#define regNB_NBCFG0_NB_COMMAND                                                                         0xe80001
  53#define regNB_NBCFG0_NB_COMMAND_BASE_IDX                                                                5
  54#define regNB_NBCFG0_NB_STATUS                                                                          0xe80001
  55#define regNB_NBCFG0_NB_STATUS_BASE_IDX                                                                 5
  56#define regNB_NBCFG0_NB_SUB_CLASS                                                                       0xe80002
  57#define regNB_NBCFG0_NB_SUB_CLASS_BASE_IDX                                                              5
  58#define regNB_NBCFG0_NB_BASE_CODE                                                                       0xe80002
  59#define regNB_NBCFG0_NB_BASE_CODE_BASE_IDX                                                              5
  60#define regNB_NBCFG0_NB_CACHE_LINE                                                                      0xe80003
  61#define regNB_NBCFG0_NB_CACHE_LINE_BASE_IDX                                                             5
  62#define regNB_NBCFG0_NB_LATENCY                                                                         0xe80003
  63#define regNB_NBCFG0_NB_LATENCY_BASE_IDX                                                                5
  64#define regNB_NBCFG0_NB_HEADER                                                                          0xe80003
  65#define regNB_NBCFG0_NB_HEADER_BASE_IDX                                                                 5
  66#define regNB_NBCFG0_NB_ADAPTER_ID                                                                      0xe8000b
  67#define regNB_NBCFG0_NB_ADAPTER_ID_BASE_IDX                                                             5
  68#define regNB_NBCFG0_NB_CAPABILITIES_PTR                                                                0xe8000d
  69#define regNB_NBCFG0_NB_CAPABILITIES_PTR_BASE_IDX                                                       5
  70#define regNB_NBCFG0_NB_HEADER_W                                                                        0xe80012
  71#define regNB_NBCFG0_NB_HEADER_W_BASE_IDX                                                               5
  72#define regNB_NBCFG0_NB_PCI_CTRL                                                                        0xe80013
  73#define regNB_NBCFG0_NB_PCI_CTRL_BASE_IDX                                                               5
  74#define regNB_NBCFG0_NB_ADAPTER_ID_W                                                                    0xe80014
  75#define regNB_NBCFG0_NB_ADAPTER_ID_W_BASE_IDX                                                           5
  76#define regNB_NBCFG0_NBCFG_SCRATCH_0                                                                    0xe8001a
  77#define regNB_NBCFG0_NBCFG_SCRATCH_0_BASE_IDX                                                           5
  78#define regNB_NBCFG0_NBCFG_SCRATCH_1                                                                    0xe8001b
  79#define regNB_NBCFG0_NBCFG_SCRATCH_1_BASE_IDX                                                           5
  80#define regNB_NBCFG0_NBCFG_SCRATCH_2                                                                    0xe8001c
  81#define regNB_NBCFG0_NBCFG_SCRATCH_2_BASE_IDX                                                           5
  82#define regNB_NBCFG0_NBCFG_SCRATCH_3                                                                    0xe8001d
  83#define regNB_NBCFG0_NBCFG_SCRATCH_3_BASE_IDX                                                           5
  84#define regNB_NBCFG0_NBCFG_SCRATCH_4                                                                    0xe8001e
  85#define regNB_NBCFG0_NBCFG_SCRATCH_4_BASE_IDX                                                           5
  86#define regNB_NBCFG0_NB_PCI_ARB                                                                         0xe80021
  87#define regNB_NBCFG0_NB_PCI_ARB_BASE_IDX                                                                5
  88#define regNB_NBCFG0_NB_DRAM_SLOT1_BASE                                                                 0xe80022
  89#define regNB_NBCFG0_NB_DRAM_SLOT1_BASE_BASE_IDX                                                        5
  90#define regNB_NBCFG0_NB_INDEX_DATA_MUTEX0                                                               0xe8002a
  91#define regNB_NBCFG0_NB_INDEX_DATA_MUTEX0_BASE_IDX                                                      5
  92#define regNB_NBCFG0_NB_INDEX_DATA_MUTEX1                                                               0xe8002b
  93#define regNB_NBCFG0_NB_INDEX_DATA_MUTEX1_BASE_IDX                                                      5
  94#define regNB_NBCFG0_NB_VENDOR_ID_W                                                                     0xe80040
  95#define regNB_NBCFG0_NB_VENDOR_ID_W_BASE_IDX                                                            5
  96#define regNB_NBCFG0_NB_DEVICE_ID_W                                                                     0xe80040
  97#define regNB_NBCFG0_NB_DEVICE_ID_W_BASE_IDX                                                            5
  98
  99
 100// addressBlock: nbio_iohub_nb_fastreg_fastreg_cfgdec
 101// base address: 0x13b07000
 102#define regFASTREG_APERTURE                                                                             0xe81c00
 103#define regFASTREG_APERTURE_BASE_IDX                                                                    5
 104
 105
 106// addressBlock: nbio_iohub_nb_misc_misc_cfgdec
 107// base address: 0x13b10000
 108#define regNB_CNTL                                                                                      0xe84000
 109#define regNB_CNTL_BASE_IDX                                                                             5
 110#define regNB_SPARE1                                                                                    0xe84003
 111#define regNB_SPARE1_BASE_IDX                                                                           5
 112#define regNB_SPARE2                                                                                    0xe84004
 113#define regNB_SPARE2_BASE_IDX                                                                           5
 114#define regNB_REVID                                                                                     0xe84005
 115#define regNB_REVID_BASE_IDX                                                                            5
 116#define regNBIO_LCLK_DS_MASK                                                                            0xe84009
 117#define regNBIO_LCLK_DS_MASK_BASE_IDX                                                                   5
 118#define regNB_BUS_NUM_CNTL                                                                              0xe84015
 119#define regNB_BUS_NUM_CNTL_BASE_IDX                                                                     5
 120#define regNB_MMIOBASE                                                                                  0xe84019
 121#define regNB_MMIOBASE_BASE_IDX                                                                         5
 122#define regNB_MMIOLIMIT                                                                                 0xe8401a
 123#define regNB_MMIOLIMIT_BASE_IDX                                                                        5
 124#define regNB_LOWER_TOP_OF_DRAM2                                                                        0xe8401b
 125#define regNB_LOWER_TOP_OF_DRAM2_BASE_IDX                                                               5
 126#define regNB_UPPER_TOP_OF_DRAM2                                                                        0xe8401c
 127#define regNB_UPPER_TOP_OF_DRAM2_BASE_IDX                                                               5
 128#define regNB_LOWER_DRAM2_BASE                                                                          0xe8401d
 129#define regNB_LOWER_DRAM2_BASE_BASE_IDX                                                                 5
 130#define regNB_UPPER_DRAM2_BASE                                                                          0xe8401e
 131#define regNB_UPPER_DRAM2_BASE_BASE_IDX                                                                 5
 132#define regSB_LOCATION                                                                                  0xe8401f
 133#define regSB_LOCATION_BASE_IDX                                                                         5
 134#define regSW_US_LOCATION                                                                               0xe84020
 135#define regSW_US_LOCATION_BASE_IDX                                                                      5
 136#define regSW_NMI_CNTL                                                                                  0xe84042
 137#define regSW_NMI_CNTL_BASE_IDX                                                                         5
 138#define regSW_SMI_CNTL                                                                                  0xe84043
 139#define regSW_SMI_CNTL_BASE_IDX                                                                         5
 140#define regSW_SCI_CNTL                                                                                  0xe84044
 141#define regSW_SCI_CNTL_BASE_IDX                                                                         5
 142#define regAPML_SW_STATUS                                                                               0xe84045
 143#define regAPML_SW_STATUS_BASE_IDX                                                                      5
 144#define regSW_GIC_SPI_CNTL                                                                              0xe84047
 145#define regSW_GIC_SPI_CNTL_BASE_IDX                                                                     5
 146#define regSW_SYNCFLOOD_CNTL                                                                            0xe84049
 147#define regSW_SYNCFLOOD_CNTL_BASE_IDX                                                                   5
 148#define regNB_TOP_OF_DRAM3                                                                              0xe8404e
 149#define regNB_TOP_OF_DRAM3_BASE_IDX                                                                     5
 150#define regCAM_CONTROL                                                                                  0xe84052
 151#define regCAM_CONTROL_BASE_IDX                                                                         5
 152#define regCAM_TARGET_INDEX_ADDR_BOTTOM                                                                 0xe84053
 153#define regCAM_TARGET_INDEX_ADDR_BOTTOM_BASE_IDX                                                        5
 154#define regCAM_TARGET_INDEX_ADDR_TOP                                                                    0xe84054
 155#define regCAM_TARGET_INDEX_ADDR_TOP_BASE_IDX                                                           5
 156#define regCAM_TARGET_INDEX_DATA                                                                        0xe84055
 157#define regCAM_TARGET_INDEX_DATA_BASE_IDX                                                               5
 158#define regCAM_TARGET_INDEX_DATA_MASK                                                                   0xe84056
 159#define regCAM_TARGET_INDEX_DATA_MASK_BASE_IDX                                                          5
 160#define regCAM_TARGET_DATA_ADDR_BOTTOM                                                                  0xe84057
 161#define regCAM_TARGET_DATA_ADDR_BOTTOM_BASE_IDX                                                         5
 162#define regCAM_TARGET_DATA_ADDR_TOP                                                                     0xe84059
 163#define regCAM_TARGET_DATA_ADDR_TOP_BASE_IDX                                                            5
 164#define regCAM_TARGET_DATA                                                                              0xe8405a
 165#define regCAM_TARGET_DATA_BASE_IDX                                                                     5
 166#define regCAM_TARGET_DATA_MASK                                                                         0xe8405b
 167#define regCAM_TARGET_DATA_MASK_BASE_IDX                                                                5
 168#define regPCIE_VDM_NODE0_CTRL4                                                                         0xe84064
 169#define regPCIE_VDM_NODE0_CTRL4_BASE_IDX                                                                5
 170#define regPCIE_VDM_CNTL2                                                                               0xe8408c
 171#define regPCIE_VDM_CNTL2_BASE_IDX                                                                      5
 172#define regPCIE_VDM_CNTL3                                                                               0xe8408d
 173#define regPCIE_VDM_CNTL3_BASE_IDX                                                                      5
 174#define regSTALL_CONTROL_XBARPORT0_0                                                                    0xe84090
 175#define regSTALL_CONTROL_XBARPORT0_0_BASE_IDX                                                           5
 176#define regSTALL_CONTROL_XBARPORT0_1                                                                    0xe84091
 177#define regSTALL_CONTROL_XBARPORT0_1_BASE_IDX                                                           5
 178#define regSTALL_CONTROL_XBARPORT1_0                                                                    0xe84093
 179#define regSTALL_CONTROL_XBARPORT1_0_BASE_IDX                                                           5
 180#define regSTALL_CONTROL_XBARPORT1_1                                                                    0xe84094
 181#define regSTALL_CONTROL_XBARPORT1_1_BASE_IDX                                                           5
 182#define regSTALL_CONTROL_XBARPORT2_0                                                                    0xe84096
 183#define regSTALL_CONTROL_XBARPORT2_0_BASE_IDX                                                           5
 184#define regSTALL_CONTROL_XBARPORT2_1                                                                    0xe84097
 185#define regSTALL_CONTROL_XBARPORT2_1_BASE_IDX                                                           5
 186#define regSTALL_CONTROL_XBARPORT3_0                                                                    0xe84099
 187#define regSTALL_CONTROL_XBARPORT3_0_BASE_IDX                                                           5
 188#define regSTALL_CONTROL_XBARPORT3_1                                                                    0xe8409a
 189#define regSTALL_CONTROL_XBARPORT3_1_BASE_IDX                                                           5
 190#define regSTALL_CONTROL_XBARPORT4_0                                                                    0xe8409c
 191#define regSTALL_CONTROL_XBARPORT4_0_BASE_IDX                                                           5
 192#define regSTALL_CONTROL_XBARPORT4_1                                                                    0xe8409d
 193#define regSTALL_CONTROL_XBARPORT4_1_BASE_IDX                                                           5
 194#define regSTALL_CONTROL_XBARPORT5_0                                                                    0xe8409f
 195#define regSTALL_CONTROL_XBARPORT5_0_BASE_IDX                                                           5
 196#define regSTALL_CONTROL_XBARPORT5_1                                                                    0xe840a0
 197#define regSTALL_CONTROL_XBARPORT5_1_BASE_IDX                                                           5
 198#define regNB_DRAM3_BASE                                                                                0xe840b1
 199#define regNB_DRAM3_BASE_BASE_IDX                                                                       5
 200#define regPSP_BASE_ADDR_LO                                                                             0xe840b8
 201#define regPSP_BASE_ADDR_LO_BASE_IDX                                                                    5
 202#define regPSP_BASE_ADDR_HI                                                                             0xe840b9
 203#define regPSP_BASE_ADDR_HI_BASE_IDX                                                                    5
 204#define regSMU_BASE_ADDR_LO                                                                             0xe840ba
 205#define regSMU_BASE_ADDR_LO_BASE_IDX                                                                    5
 206#define regSMU_BASE_ADDR_HI                                                                             0xe840bb
 207#define regSMU_BASE_ADDR_HI_BASE_IDX                                                                    5
 208#define regFASTREG_BASE_ADDR_LO                                                                         0xe840c0
 209#define regFASTREG_BASE_ADDR_LO_BASE_IDX                                                                5
 210#define regFASTREG_BASE_ADDR_HI                                                                         0xe840c1
 211#define regFASTREG_BASE_ADDR_HI_BASE_IDX                                                                5
 212#define regFASTREGCNTL_BASE_ADDR_LO                                                                     0xe840c2
 213#define regFASTREGCNTL_BASE_ADDR_LO_BASE_IDX                                                            5
 214#define regFASTREGCNTL_BASE_ADDR_HI                                                                     0xe840c3
 215#define regFASTREGCNTL_BASE_ADDR_HI_BASE_IDX                                                            5
 216#define regMISC0_BASE_ADDR_LO                                                                           0xe840d8
 217#define regMISC0_BASE_ADDR_LO_BASE_IDX                                                                  5
 218#define regMISC0_BASE_ADDR_HI                                                                           0xe840d9
 219#define regMISC0_BASE_ADDR_HI_BASE_IDX                                                                  5
 220#define regMISC1_BASE_ADDR_LO                                                                           0xe840da
 221#define regMISC1_BASE_ADDR_LO_BASE_IDX                                                                  5
 222#define regMISC1_BASE_ADDR_HI                                                                           0xe840db
 223#define regMISC1_BASE_ADDR_HI_BASE_IDX                                                                  5
 224#define regMISC2_BASE_ADDR_LO                                                                           0xe840dc
 225#define regMISC2_BASE_ADDR_LO_BASE_IDX                                                                  5
 226#define regMISC2_BASE_ADDR_HI                                                                           0xe840dd
 227#define regMISC2_BASE_ADDR_HI_BASE_IDX                                                                  5
 228#define regMISC3_BASE_ADDR_LO                                                                           0xe840de
 229#define regMISC3_BASE_ADDR_LO_BASE_IDX                                                                  5
 230#define regMISC3_BASE_ADDR_HI                                                                           0xe840df
 231#define regMISC3_BASE_ADDR_HI_BASE_IDX                                                                  5
 232#define regSCRATCH_4                                                                                    0xe840fc
 233#define regSCRATCH_4_BASE_IDX                                                                           5
 234#define regSCRATCH_5                                                                                    0xe840fd
 235#define regSCRATCH_5_BASE_IDX                                                                           5
 236#define regSMU_BLOCK_CPU                                                                                0xe840fe
 237#define regSMU_BLOCK_CPU_BASE_IDX                                                                       5
 238#define regSMU_BLOCK_CPU_STATUS                                                                         0xe840ff
 239#define regSMU_BLOCK_CPU_STATUS_BASE_IDX                                                                5
 240#define regTRAP_STATUS                                                                                  0xe84100
 241#define regTRAP_STATUS_BASE_IDX                                                                         5
 242#define regTRAP_REQUEST0                                                                                0xe84101
 243#define regTRAP_REQUEST0_BASE_IDX                                                                       5
 244#define regTRAP_REQUEST1                                                                                0xe84102
 245#define regTRAP_REQUEST1_BASE_IDX                                                                       5
 246#define regTRAP_REQUEST2                                                                                0xe84103
 247#define regTRAP_REQUEST2_BASE_IDX                                                                       5
 248#define regTRAP_REQUEST3                                                                                0xe84104
 249#define regTRAP_REQUEST3_BASE_IDX                                                                       5
 250#define regTRAP_REQUEST4                                                                                0xe84105
 251#define regTRAP_REQUEST4_BASE_IDX                                                                       5
 252#define regTRAP_REQUEST5                                                                                0xe84106
 253#define regTRAP_REQUEST5_BASE_IDX                                                                       5
 254#define regTRAP_REQUEST_DATASTRB0                                                                       0xe84108
 255#define regTRAP_REQUEST_DATASTRB0_BASE_IDX                                                              5
 256#define regTRAP_REQUEST_DATASTRB1                                                                       0xe84109
 257#define regTRAP_REQUEST_DATASTRB1_BASE_IDX                                                              5
 258#define regTRAP_REQUEST_DATA0                                                                           0xe84110
 259#define regTRAP_REQUEST_DATA0_BASE_IDX                                                                  5
 260#define regTRAP_REQUEST_DATA1                                                                           0xe84111
 261#define regTRAP_REQUEST_DATA1_BASE_IDX                                                                  5
 262#define regTRAP_REQUEST_DATA2                                                                           0xe84112
 263#define regTRAP_REQUEST_DATA2_BASE_IDX                                                                  5
 264#define regTRAP_REQUEST_DATA3                                                                           0xe84113
 265#define regTRAP_REQUEST_DATA3_BASE_IDX                                                                  5
 266#define regTRAP_REQUEST_DATA4                                                                           0xe84114
 267#define regTRAP_REQUEST_DATA4_BASE_IDX                                                                  5
 268#define regTRAP_REQUEST_DATA5                                                                           0xe84115
 269#define regTRAP_REQUEST_DATA5_BASE_IDX                                                                  5
 270#define regTRAP_REQUEST_DATA6                                                                           0xe84116
 271#define regTRAP_REQUEST_DATA6_BASE_IDX                                                                  5
 272#define regTRAP_REQUEST_DATA7                                                                           0xe84117
 273#define regTRAP_REQUEST_DATA7_BASE_IDX                                                                  5
 274#define regTRAP_REQUEST_DATA8                                                                           0xe84118
 275#define regTRAP_REQUEST_DATA8_BASE_IDX                                                                  5
 276#define regTRAP_REQUEST_DATA9                                                                           0xe84119
 277#define regTRAP_REQUEST_DATA9_BASE_IDX                                                                  5
 278#define regTRAP_REQUEST_DATA10                                                                          0xe8411a
 279#define regTRAP_REQUEST_DATA10_BASE_IDX                                                                 5
 280#define regTRAP_REQUEST_DATA11                                                                          0xe8411b
 281#define regTRAP_REQUEST_DATA11_BASE_IDX                                                                 5
 282#define regTRAP_REQUEST_DATA12                                                                          0xe8411c
 283#define regTRAP_REQUEST_DATA12_BASE_IDX                                                                 5
 284#define regTRAP_REQUEST_DATA13                                                                          0xe8411d
 285#define regTRAP_REQUEST_DATA13_BASE_IDX                                                                 5
 286#define regTRAP_REQUEST_DATA14                                                                          0xe8411e
 287#define regTRAP_REQUEST_DATA14_BASE_IDX                                                                 5
 288#define regTRAP_REQUEST_DATA15                                                                          0xe8411f
 289#define regTRAP_REQUEST_DATA15_BASE_IDX                                                                 5
 290#define regTRAP_RESPONSE_CONTROL                                                                        0xe84130
 291#define regTRAP_RESPONSE_CONTROL_BASE_IDX                                                               5
 292#define regTRAP_RESPONSE0                                                                               0xe84131
 293#define regTRAP_RESPONSE0_BASE_IDX                                                                      5
 294#define regTRAP_RESPONSE_DATA0                                                                          0xe84140
 295#define regTRAP_RESPONSE_DATA0_BASE_IDX                                                                 5
 296#define regTRAP_RESPONSE_DATA1                                                                          0xe84141
 297#define regTRAP_RESPONSE_DATA1_BASE_IDX                                                                 5
 298#define regTRAP_RESPONSE_DATA2                                                                          0xe84142
 299#define regTRAP_RESPONSE_DATA2_BASE_IDX                                                                 5
 300#define regTRAP_RESPONSE_DATA3                                                                          0xe84143
 301#define regTRAP_RESPONSE_DATA3_BASE_IDX                                                                 5
 302#define regTRAP_RESPONSE_DATA4                                                                          0xe84144
 303#define regTRAP_RESPONSE_DATA4_BASE_IDX                                                                 5
 304#define regTRAP_RESPONSE_DATA5                                                                          0xe84145
 305#define regTRAP_RESPONSE_DATA5_BASE_IDX                                                                 5
 306#define regTRAP_RESPONSE_DATA6                                                                          0xe84146
 307#define regTRAP_RESPONSE_DATA6_BASE_IDX                                                                 5
 308#define regTRAP_RESPONSE_DATA7                                                                          0xe84147
 309#define regTRAP_RESPONSE_DATA7_BASE_IDX                                                                 5
 310#define regTRAP_RESPONSE_DATA8                                                                          0xe84148
 311#define regTRAP_RESPONSE_DATA8_BASE_IDX                                                                 5
 312#define regTRAP_RESPONSE_DATA9                                                                          0xe84149
 313#define regTRAP_RESPONSE_DATA9_BASE_IDX                                                                 5
 314#define regTRAP_RESPONSE_DATA10                                                                         0xe8414a
 315#define regTRAP_RESPONSE_DATA10_BASE_IDX                                                                5
 316#define regTRAP_RESPONSE_DATA11                                                                         0xe8414b
 317#define regTRAP_RESPONSE_DATA11_BASE_IDX                                                                5
 318#define regTRAP_RESPONSE_DATA12                                                                         0xe8414c
 319#define regTRAP_RESPONSE_DATA12_BASE_IDX                                                                5
 320#define regTRAP_RESPONSE_DATA13                                                                         0xe8414d
 321#define regTRAP_RESPONSE_DATA13_BASE_IDX                                                                5
 322#define regTRAP_RESPONSE_DATA14                                                                         0xe8414e
 323#define regTRAP_RESPONSE_DATA14_BASE_IDX                                                                5
 324#define regTRAP_RESPONSE_DATA15                                                                         0xe8414f
 325#define regTRAP_RESPONSE_DATA15_BASE_IDX                                                                5
 326#define regTRAP0_CONTROL0                                                                               0xe84200
 327#define regTRAP0_CONTROL0_BASE_IDX                                                                      5
 328#define regTRAP0_ADDRESS_LO                                                                             0xe84202
 329#define regTRAP0_ADDRESS_LO_BASE_IDX                                                                    5
 330#define regTRAP0_ADDRESS_HI                                                                             0xe84203
 331#define regTRAP0_ADDRESS_HI_BASE_IDX                                                                    5
 332#define regTRAP0_COMMAND                                                                                0xe84204
 333#define regTRAP0_COMMAND_BASE_IDX                                                                       5
 334#define regTRAP0_ADDRESS_LO_MASK                                                                        0xe84206
 335#define regTRAP0_ADDRESS_LO_MASK_BASE_IDX                                                               5
 336#define regTRAP0_ADDRESS_HI_MASK                                                                        0xe84207
 337#define regTRAP0_ADDRESS_HI_MASK_BASE_IDX                                                               5
 338#define regTRAP0_COMMAND_MASK                                                                           0xe84208
 339#define regTRAP0_COMMAND_MASK_BASE_IDX                                                                  5
 340#define regTRAP1_CONTROL0                                                                               0xe84210
 341#define regTRAP1_CONTROL0_BASE_IDX                                                                      5
 342#define regTRAP1_ADDRESS_LO                                                                             0xe84212
 343#define regTRAP1_ADDRESS_LO_BASE_IDX                                                                    5
 344#define regTRAP1_ADDRESS_HI                                                                             0xe84213
 345#define regTRAP1_ADDRESS_HI_BASE_IDX                                                                    5
 346#define regTRAP1_COMMAND                                                                                0xe84214
 347#define regTRAP1_COMMAND_BASE_IDX                                                                       5
 348#define regTRAP1_ADDRESS_LO_MASK                                                                        0xe84216
 349#define regTRAP1_ADDRESS_LO_MASK_BASE_IDX                                                               5
 350#define regTRAP1_ADDRESS_HI_MASK                                                                        0xe84217
 351#define regTRAP1_ADDRESS_HI_MASK_BASE_IDX                                                               5
 352#define regTRAP1_COMMAND_MASK                                                                           0xe84218
 353#define regTRAP1_COMMAND_MASK_BASE_IDX                                                                  5
 354#define regTRAP2_CONTROL0                                                                               0xe84220
 355#define regTRAP2_CONTROL0_BASE_IDX                                                                      5
 356#define regTRAP2_ADDRESS_LO                                                                             0xe84222
 357#define regTRAP2_ADDRESS_LO_BASE_IDX                                                                    5
 358#define regTRAP2_ADDRESS_HI                                                                             0xe84223
 359#define regTRAP2_ADDRESS_HI_BASE_IDX                                                                    5
 360#define regTRAP2_COMMAND                                                                                0xe84224
 361#define regTRAP2_COMMAND_BASE_IDX                                                                       5
 362#define regTRAP2_ADDRESS_LO_MASK                                                                        0xe84226
 363#define regTRAP2_ADDRESS_LO_MASK_BASE_IDX                                                               5
 364#define regTRAP2_ADDRESS_HI_MASK                                                                        0xe84227
 365#define regTRAP2_ADDRESS_HI_MASK_BASE_IDX                                                               5
 366#define regTRAP2_COMMAND_MASK                                                                           0xe84228
 367#define regTRAP2_COMMAND_MASK_BASE_IDX                                                                  5
 368#define regTRAP3_CONTROL0                                                                               0xe84230
 369#define regTRAP3_CONTROL0_BASE_IDX                                                                      5
 370#define regTRAP3_ADDRESS_LO                                                                             0xe84232
 371#define regTRAP3_ADDRESS_LO_BASE_IDX                                                                    5
 372#define regTRAP3_ADDRESS_HI                                                                             0xe84233
 373#define regTRAP3_ADDRESS_HI_BASE_IDX                                                                    5
 374#define regTRAP3_COMMAND                                                                                0xe84234
 375#define regTRAP3_COMMAND_BASE_IDX                                                                       5
 376#define regTRAP3_ADDRESS_LO_MASK                                                                        0xe84236
 377#define regTRAP3_ADDRESS_LO_MASK_BASE_IDX                                                               5
 378#define regTRAP3_ADDRESS_HI_MASK                                                                        0xe84237
 379#define regTRAP3_ADDRESS_HI_MASK_BASE_IDX                                                               5
 380#define regTRAP3_COMMAND_MASK                                                                           0xe84238
 381#define regTRAP3_COMMAND_MASK_BASE_IDX                                                                  5
 382#define regTRAP4_CONTROL0                                                                               0xe84240
 383#define regTRAP4_CONTROL0_BASE_IDX                                                                      5
 384#define regTRAP4_ADDRESS_LO                                                                             0xe84242
 385#define regTRAP4_ADDRESS_LO_BASE_IDX                                                                    5
 386#define regTRAP4_ADDRESS_HI                                                                             0xe84243
 387#define regTRAP4_ADDRESS_HI_BASE_IDX                                                                    5
 388#define regTRAP4_COMMAND                                                                                0xe84244
 389#define regTRAP4_COMMAND_BASE_IDX                                                                       5
 390#define regTRAP4_ADDRESS_LO_MASK                                                                        0xe84246
 391#define regTRAP4_ADDRESS_LO_MASK_BASE_IDX                                                               5
 392#define regTRAP4_ADDRESS_HI_MASK                                                                        0xe84247
 393#define regTRAP4_ADDRESS_HI_MASK_BASE_IDX                                                               5
 394#define regTRAP4_COMMAND_MASK                                                                           0xe84248
 395#define regTRAP4_COMMAND_MASK_BASE_IDX                                                                  5
 396#define regTRAP5_CONTROL0                                                                               0xe84250
 397#define regTRAP5_CONTROL0_BASE_IDX                                                                      5
 398#define regTRAP5_ADDRESS_LO                                                                             0xe84252
 399#define regTRAP5_ADDRESS_LO_BASE_IDX                                                                    5
 400#define regTRAP5_ADDRESS_HI                                                                             0xe84253
 401#define regTRAP5_ADDRESS_HI_BASE_IDX                                                                    5
 402#define regTRAP5_COMMAND                                                                                0xe84254
 403#define regTRAP5_COMMAND_BASE_IDX                                                                       5
 404#define regTRAP5_ADDRESS_LO_MASK                                                                        0xe84256
 405#define regTRAP5_ADDRESS_LO_MASK_BASE_IDX                                                               5
 406#define regTRAP5_ADDRESS_HI_MASK                                                                        0xe84257
 407#define regTRAP5_ADDRESS_HI_MASK_BASE_IDX                                                               5
 408#define regTRAP5_COMMAND_MASK                                                                           0xe84258
 409#define regTRAP5_COMMAND_MASK_BASE_IDX                                                                  5
 410#define regTRAP6_CONTROL0                                                                               0xe84260
 411#define regTRAP6_CONTROL0_BASE_IDX                                                                      5
 412#define regTRAP6_ADDRESS_LO                                                                             0xe84262
 413#define regTRAP6_ADDRESS_LO_BASE_IDX                                                                    5
 414#define regTRAP6_ADDRESS_HI                                                                             0xe84263
 415#define regTRAP6_ADDRESS_HI_BASE_IDX                                                                    5
 416#define regTRAP6_COMMAND                                                                                0xe84264
 417#define regTRAP6_COMMAND_BASE_IDX                                                                       5
 418#define regTRAP6_ADDRESS_LO_MASK                                                                        0xe84266
 419#define regTRAP6_ADDRESS_LO_MASK_BASE_IDX                                                               5
 420#define regTRAP6_ADDRESS_HI_MASK                                                                        0xe84267
 421#define regTRAP6_ADDRESS_HI_MASK_BASE_IDX                                                               5
 422#define regTRAP6_COMMAND_MASK                                                                           0xe84268
 423#define regTRAP6_COMMAND_MASK_BASE_IDX                                                                  5
 424#define regTRAP7_CONTROL0                                                                               0xe84270
 425#define regTRAP7_CONTROL0_BASE_IDX                                                                      5
 426#define regTRAP7_ADDRESS_LO                                                                             0xe84272
 427#define regTRAP7_ADDRESS_LO_BASE_IDX                                                                    5
 428#define regTRAP7_ADDRESS_HI                                                                             0xe84273
 429#define regTRAP7_ADDRESS_HI_BASE_IDX                                                                    5
 430#define regTRAP7_COMMAND                                                                                0xe84274
 431#define regTRAP7_COMMAND_BASE_IDX                                                                       5
 432#define regTRAP7_ADDRESS_LO_MASK                                                                        0xe84276
 433#define regTRAP7_ADDRESS_LO_MASK_BASE_IDX                                                               5
 434#define regTRAP7_ADDRESS_HI_MASK                                                                        0xe84277
 435#define regTRAP7_ADDRESS_HI_MASK_BASE_IDX                                                               5
 436#define regTRAP7_COMMAND_MASK                                                                           0xe84278
 437#define regTRAP7_COMMAND_MASK_BASE_IDX                                                                  5
 438#define regTRAP8_CONTROL0                                                                               0xe84280
 439#define regTRAP8_CONTROL0_BASE_IDX                                                                      5
 440#define regTRAP8_ADDRESS_LO                                                                             0xe84282
 441#define regTRAP8_ADDRESS_LO_BASE_IDX                                                                    5
 442#define regTRAP8_ADDRESS_HI                                                                             0xe84283
 443#define regTRAP8_ADDRESS_HI_BASE_IDX                                                                    5
 444#define regTRAP8_COMMAND                                                                                0xe84284
 445#define regTRAP8_COMMAND_BASE_IDX                                                                       5
 446#define regTRAP8_ADDRESS_LO_MASK                                                                        0xe84286
 447#define regTRAP8_ADDRESS_LO_MASK_BASE_IDX                                                               5
 448#define regTRAP8_ADDRESS_HI_MASK                                                                        0xe84287
 449#define regTRAP8_ADDRESS_HI_MASK_BASE_IDX                                                               5
 450#define regTRAP8_COMMAND_MASK                                                                           0xe84288
 451#define regTRAP8_COMMAND_MASK_BASE_IDX                                                                  5
 452#define regTRAP9_CONTROL0                                                                               0xe84290
 453#define regTRAP9_CONTROL0_BASE_IDX                                                                      5
 454#define regTRAP9_ADDRESS_LO                                                                             0xe84292
 455#define regTRAP9_ADDRESS_LO_BASE_IDX                                                                    5
 456#define regTRAP9_ADDRESS_HI                                                                             0xe84293
 457#define regTRAP9_ADDRESS_HI_BASE_IDX                                                                    5
 458#define regTRAP9_COMMAND                                                                                0xe84294
 459#define regTRAP9_COMMAND_BASE_IDX                                                                       5
 460#define regTRAP9_ADDRESS_LO_MASK                                                                        0xe84296
 461#define regTRAP9_ADDRESS_LO_MASK_BASE_IDX                                                               5
 462#define regTRAP9_ADDRESS_HI_MASK                                                                        0xe84297
 463#define regTRAP9_ADDRESS_HI_MASK_BASE_IDX                                                               5
 464#define regTRAP9_COMMAND_MASK                                                                           0xe84298
 465#define regTRAP9_COMMAND_MASK_BASE_IDX                                                                  5
 466#define regTRAP10_CONTROL0                                                                              0xe842a0
 467#define regTRAP10_CONTROL0_BASE_IDX                                                                     5
 468#define regTRAP10_ADDRESS_LO                                                                            0xe842a2
 469#define regTRAP10_ADDRESS_LO_BASE_IDX                                                                   5
 470#define regTRAP10_ADDRESS_HI                                                                            0xe842a3
 471#define regTRAP10_ADDRESS_HI_BASE_IDX                                                                   5
 472#define regTRAP10_COMMAND                                                                               0xe842a4
 473#define regTRAP10_COMMAND_BASE_IDX                                                                      5
 474#define regTRAP10_ADDRESS_LO_MASK                                                                       0xe842a6
 475#define regTRAP10_ADDRESS_LO_MASK_BASE_IDX                                                              5
 476#define regTRAP10_ADDRESS_HI_MASK                                                                       0xe842a7
 477#define regTRAP10_ADDRESS_HI_MASK_BASE_IDX                                                              5
 478#define regTRAP10_COMMAND_MASK                                                                          0xe842a8
 479#define regTRAP10_COMMAND_MASK_BASE_IDX                                                                 5
 480#define regTRAP11_CONTROL0                                                                              0xe842b0
 481#define regTRAP11_CONTROL0_BASE_IDX                                                                     5
 482#define regTRAP11_ADDRESS_LO                                                                            0xe842b2
 483#define regTRAP11_ADDRESS_LO_BASE_IDX                                                                   5
 484#define regTRAP11_ADDRESS_HI                                                                            0xe842b3
 485#define regTRAP11_ADDRESS_HI_BASE_IDX                                                                   5
 486#define regTRAP11_COMMAND                                                                               0xe842b4
 487#define regTRAP11_COMMAND_BASE_IDX                                                                      5
 488#define regTRAP11_ADDRESS_LO_MASK                                                                       0xe842b6
 489#define regTRAP11_ADDRESS_LO_MASK_BASE_IDX                                                              5
 490#define regTRAP11_ADDRESS_HI_MASK                                                                       0xe842b7
 491#define regTRAP11_ADDRESS_HI_MASK_BASE_IDX                                                              5
 492#define regTRAP11_COMMAND_MASK                                                                          0xe842b8
 493#define regTRAP11_COMMAND_MASK_BASE_IDX                                                                 5
 494#define regTRAP12_CONTROL0                                                                              0xe842c0
 495#define regTRAP12_CONTROL0_BASE_IDX                                                                     5
 496#define regTRAP12_ADDRESS_LO                                                                            0xe842c2
 497#define regTRAP12_ADDRESS_LO_BASE_IDX                                                                   5
 498#define regTRAP12_ADDRESS_HI                                                                            0xe842c3
 499#define regTRAP12_ADDRESS_HI_BASE_IDX                                                                   5
 500#define regTRAP12_COMMAND                                                                               0xe842c4
 501#define regTRAP12_COMMAND_BASE_IDX                                                                      5
 502#define regTRAP12_ADDRESS_LO_MASK                                                                       0xe842c6
 503#define regTRAP12_ADDRESS_LO_MASK_BASE_IDX                                                              5
 504#define regTRAP12_ADDRESS_HI_MASK                                                                       0xe842c7
 505#define regTRAP12_ADDRESS_HI_MASK_BASE_IDX                                                              5
 506#define regTRAP12_COMMAND_MASK                                                                          0xe842c8
 507#define regTRAP12_COMMAND_MASK_BASE_IDX                                                                 5
 508#define regTRAP13_CONTROL0                                                                              0xe842d0
 509#define regTRAP13_CONTROL0_BASE_IDX                                                                     5
 510#define regTRAP13_ADDRESS_LO                                                                            0xe842d2
 511#define regTRAP13_ADDRESS_LO_BASE_IDX                                                                   5
 512#define regTRAP13_ADDRESS_HI                                                                            0xe842d3
 513#define regTRAP13_ADDRESS_HI_BASE_IDX                                                                   5
 514#define regTRAP13_COMMAND                                                                               0xe842d4
 515#define regTRAP13_COMMAND_BASE_IDX                                                                      5
 516#define regTRAP13_ADDRESS_LO_MASK                                                                       0xe842d6
 517#define regTRAP13_ADDRESS_LO_MASK_BASE_IDX                                                              5
 518#define regTRAP13_ADDRESS_HI_MASK                                                                       0xe842d7
 519#define regTRAP13_ADDRESS_HI_MASK_BASE_IDX                                                              5
 520#define regTRAP13_COMMAND_MASK                                                                          0xe842d8
 521#define regTRAP13_COMMAND_MASK_BASE_IDX                                                                 5
 522#define regTRAP14_CONTROL0                                                                              0xe842e0
 523#define regTRAP14_CONTROL0_BASE_IDX                                                                     5
 524#define regTRAP14_ADDRESS_LO                                                                            0xe842e2
 525#define regTRAP14_ADDRESS_LO_BASE_IDX                                                                   5
 526#define regTRAP14_ADDRESS_HI                                                                            0xe842e3
 527#define regTRAP14_ADDRESS_HI_BASE_IDX                                                                   5
 528#define regTRAP14_COMMAND                                                                               0xe842e4
 529#define regTRAP14_COMMAND_BASE_IDX                                                                      5
 530#define regTRAP14_ADDRESS_LO_MASK                                                                       0xe842e6
 531#define regTRAP14_ADDRESS_LO_MASK_BASE_IDX                                                              5
 532#define regTRAP14_ADDRESS_HI_MASK                                                                       0xe842e7
 533#define regTRAP14_ADDRESS_HI_MASK_BASE_IDX                                                              5
 534#define regTRAP14_COMMAND_MASK                                                                          0xe842e8
 535#define regTRAP14_COMMAND_MASK_BASE_IDX                                                                 5
 536#define regTRAP15_CONTROL0                                                                              0xe842f0
 537#define regTRAP15_CONTROL0_BASE_IDX                                                                     5
 538#define regTRAP15_ADDRESS_LO                                                                            0xe842f2
 539#define regTRAP15_ADDRESS_LO_BASE_IDX                                                                   5
 540#define regTRAP15_ADDRESS_HI                                                                            0xe842f3
 541#define regTRAP15_ADDRESS_HI_BASE_IDX                                                                   5
 542#define regTRAP15_COMMAND                                                                               0xe842f4
 543#define regTRAP15_COMMAND_BASE_IDX                                                                      5
 544#define regTRAP15_ADDRESS_LO_MASK                                                                       0xe842f6
 545#define regTRAP15_ADDRESS_LO_MASK_BASE_IDX                                                              5
 546#define regTRAP15_ADDRESS_HI_MASK                                                                       0xe842f7
 547#define regTRAP15_ADDRESS_HI_MASK_BASE_IDX                                                              5
 548#define regTRAP15_COMMAND_MASK                                                                          0xe842f8
 549#define regTRAP15_COMMAND_MASK_BASE_IDX                                                                 5
 550#define regSB_COMMAND                                                                                   0xe85000
 551#define regSB_COMMAND_BASE_IDX                                                                          5
 552#define regSB_SUB_BUS_NUMBER_LATENCY                                                                    0xe85001
 553#define regSB_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                                           5
 554#define regSB_IO_BASE_LIMIT                                                                             0xe85002
 555#define regSB_IO_BASE_LIMIT_BASE_IDX                                                                    5
 556#define regSB_MEM_BASE_LIMIT                                                                            0xe85003
 557#define regSB_MEM_BASE_LIMIT_BASE_IDX                                                                   5
 558#define regSB_PREF_BASE_LIMIT                                                                           0xe85004
 559#define regSB_PREF_BASE_LIMIT_BASE_IDX                                                                  5
 560#define regSB_PREF_BASE_UPPER                                                                           0xe85005
 561#define regSB_PREF_BASE_UPPER_BASE_IDX                                                                  5
 562#define regSB_PREF_LIMIT_UPPER                                                                          0xe85006
 563#define regSB_PREF_LIMIT_UPPER_BASE_IDX                                                                 5
 564#define regSB_IO_BASE_LIMIT_HI                                                                          0xe85007
 565#define regSB_IO_BASE_LIMIT_HI_BASE_IDX                                                                 5
 566#define regSB_IRQ_BRIDGE_CNTL                                                                           0xe85008
 567#define regSB_IRQ_BRIDGE_CNTL_BASE_IDX                                                                  5
 568#define regSB_EXT_BRIDGE_CNTL                                                                           0xe85009
 569#define regSB_EXT_BRIDGE_CNTL_BASE_IDX                                                                  5
 570#define regSB_PMI_STATUS_CNTL                                                                           0xe8500a
 571#define regSB_PMI_STATUS_CNTL_BASE_IDX                                                                  5
 572#define regSB_SLOT_CAP                                                                                  0xe8500b
 573#define regSB_SLOT_CAP_BASE_IDX                                                                         5
 574#define regSB_ROOT_CNTL                                                                                 0xe8500c
 575#define regSB_ROOT_CNTL_BASE_IDX                                                                        5
 576#define regSB_DEVICE_CNTL2                                                                              0xe8500d
 577#define regSB_DEVICE_CNTL2_BASE_IDX                                                                     5
 578#define regUSB_QoS_CNTL                                                                                 0xe85011
 579#define regUSB_QoS_CNTL_BASE_IDX                                                                        5
 580#define regMCA_SMN_INT_REQ_ADDR                                                                         0xe85020
 581#define regMCA_SMN_INT_REQ_ADDR_BASE_IDX                                                                5
 582#define regMCA_SMN_INT_MCM_ADDR                                                                         0xe85021
 583#define regMCA_SMN_INT_MCM_ADDR_BASE_IDX                                                                5
 584#define regMCA_SMN_INT_APERTUREID                                                                       0xe85022
 585#define regMCA_SMN_INT_APERTUREID_BASE_IDX                                                              5
 586#define regMCA_SMN_INT_CONTROL                                                                          0xe85023
 587#define regMCA_SMN_INT_CONTROL_BASE_IDX                                                                 5
 588
 589
 590// addressBlock: nbio_iohub_nb_rascfg_ras_cfgdec
 591// base address: 0x13b20000
 592#define regPARITY_CONTROL_0                                                                             0xe88000
 593#define regPARITY_CONTROL_0_BASE_IDX                                                                    5
 594#define regPARITY_CONTROL_1                                                                             0xe88001
 595#define regPARITY_CONTROL_1_BASE_IDX                                                                    5
 596#define regPARITY_SEVERITY_CONTROL_UNCORR_0                                                             0xe88002
 597#define regPARITY_SEVERITY_CONTROL_UNCORR_0_BASE_IDX                                                    5
 598#define regPARITY_SEVERITY_CONTROL_CORR_0                                                               0xe88004
 599#define regPARITY_SEVERITY_CONTROL_CORR_0_BASE_IDX                                                      5
 600#define regPARITY_SEVERITY_CONTROL_UCP_0                                                                0xe88006
 601#define regPARITY_SEVERITY_CONTROL_UCP_0_BASE_IDX                                                       5
 602#define regMISC_SEVERITY_CONTROL                                                                        0xe88037
 603#define regMISC_SEVERITY_CONTROL_BASE_IDX                                                               5
 604#define regMISC_RAS_CONTROL                                                                             0xe88038
 605#define regMISC_RAS_CONTROL_BASE_IDX                                                                    5
 606#define regRAS_SCRATCH_0                                                                                0xe88039
 607#define regRAS_SCRATCH_0_BASE_IDX                                                                       5
 608#define regRAS_SCRATCH_1                                                                                0xe8803a
 609#define regRAS_SCRATCH_1_BASE_IDX                                                                       5
 610#define regSYNCFLOOD_STATUS                                                                             0xe88200
 611#define regSYNCFLOOD_STATUS_BASE_IDX                                                                    5
 612#define regNMI_STATUS                                                                                   0xe88201
 613#define regNMI_STATUS_BASE_IDX                                                                          5
 614#define regINTERNAL_POISON_STATUS                                                                       0xe88206
 615#define regINTERNAL_POISON_STATUS_BASE_IDX                                                              5
 616#define regINTERNAL_POISON_MASK                                                                         0xe88207
 617#define regINTERNAL_POISON_MASK_BASE_IDX                                                                5
 618#define regEGRESS_POISON_STATUS_LO                                                                      0xe88208
 619#define regEGRESS_POISON_STATUS_LO_BASE_IDX                                                             5
 620#define regEGRESS_POISON_STATUS_HI                                                                      0xe88209
 621#define regEGRESS_POISON_STATUS_HI_BASE_IDX                                                             5
 622#define regEGRESS_POISON_MASK_LO                                                                        0xe8820a
 623#define regEGRESS_POISON_MASK_LO_BASE_IDX                                                               5
 624#define regEGRESS_POISON_MASK_HI                                                                        0xe8820b
 625#define regEGRESS_POISON_MASK_HI_BASE_IDX                                                               5
 626#define regEGRESS_POISON_SEVERITY_DOWN                                                                  0xe8820c
 627#define regEGRESS_POISON_SEVERITY_DOWN_BASE_IDX                                                         5
 628#define regEGRESS_POISON_SEVERITY_UPPER                                                                 0xe8820d
 629#define regEGRESS_POISON_SEVERITY_UPPER_BASE_IDX                                                        5
 630#define regAPML_STATUS                                                                                  0xe88370
 631#define regAPML_STATUS_BASE_IDX                                                                         5
 632#define regAPML_CONTROL                                                                                 0xe88371
 633#define regAPML_CONTROL_BASE_IDX                                                                        5
 634#define regAPML_TRIGGER                                                                                 0xe88372
 635#define regAPML_TRIGGER_BASE_IDX                                                                        5
 636
 637
 638// addressBlock: nbio_iohub_nb_psprascfg_pspras_cfgdec
 639// base address: 0x13b23000
 640#define regPSP_INTERNAL_POISON_STATUS                                                                   0xe88c02
 641#define regPSP_INTERNAL_POISON_STATUS_BASE_IDX                                                          5
 642#define regPSP_EGRESS_POISON_STATUS_LO                                                                  0xe88c04
 643#define regPSP_EGRESS_POISON_STATUS_LO_BASE_IDX                                                         5
 644#define regPSP_EGRESS_POISON_STATUS_HI                                                                  0xe88c05
 645#define regPSP_EGRESS_POISON_STATUS_HI_BASE_IDX                                                         5
 646
 647
 648// addressBlock: nbio_iohub_nb_intSBdevindcfg0_devind_cfgdecp
 649// base address: 0x13b3c000
 650#define regNB_INTSBDEVINDCFG0_STEERING_CNTL                                                             0xe8f003
 651#define regNB_INTSBDEVINDCFG0_STEERING_CNTL_BASE_IDX                                                    5
 652#define regNB_INTSBDEVINDCFG0_SW_LATENCY                                                                0xe8f004
 653#define regNB_INTSBDEVINDCFG0_SW_LATENCY_BASE_IDX                                                       5
 654
 655
 656// addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg0_pciercbdgind_cfgdec
 657// base address: 0x13b7d600
 658#define regNB_PCIE0RCBDG_INDCFG0_RC_SMN_INDEX                                                           0xe9f5b8
 659#define regNB_PCIE0RCBDG_INDCFG0_RC_SMN_INDEX_BASE_IDX                                                  5
 660#define regNB_PCIE0RCBDG_INDCFG0_RC_SMN_DATA                                                            0xe9f5b9
 661#define regNB_PCIE0RCBDG_INDCFG0_RC_SMN_DATA_BASE_IDX                                                   5
 662
 663
 664// addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg1_pciercbdgind_cfgdec
 665// base address: 0x13b7d700
 666#define regNB_PCIE0RCBDG_INDCFG1_RC_SMN_INDEX                                                           0xe9f5f8
 667#define regNB_PCIE0RCBDG_INDCFG1_RC_SMN_INDEX_BASE_IDX                                                  5
 668#define regNB_PCIE0RCBDG_INDCFG1_RC_SMN_DATA                                                            0xe9f5f9
 669#define regNB_PCIE0RCBDG_INDCFG1_RC_SMN_DATA_BASE_IDX                                                   5
 670
 671
 672// addressBlock: nbio_iohub_nb_PCIE0rcbdg_indcfg2_pciercbdgind_cfgdec
 673// base address: 0x13b7d800
 674#define regNB_PCIE0RCBDG_INDCFG2_RC_SMN_INDEX                                                           0xe9f638
 675#define regNB_PCIE0RCBDG_INDCFG2_RC_SMN_INDEX_BASE_IDX                                                  5
 676#define regNB_PCIE0RCBDG_INDCFG2_RC_SMN_DATA                                                            0xe9f639
 677#define regNB_PCIE0RCBDG_INDCFG2_RC_SMN_DATA_BASE_IDX                                                   5
 678
 679
 680// addressBlock: nbio_iohub_iommu_l2a_l2acfg
 681// base address: 0x15700000
 682#define regL2_PERF_CNTL_0                                                                               0x1580000
 683#define regL2_PERF_CNTL_0_BASE_IDX                                                                      5
 684#define regL2_PERF_COUNT_0                                                                              0x1580001
 685#define regL2_PERF_COUNT_0_BASE_IDX                                                                     5
 686#define regL2_PERF_COUNT_1                                                                              0x1580002
 687#define regL2_PERF_COUNT_1_BASE_IDX                                                                     5
 688#define regL2_PERF_CNTL_1                                                                               0x1580003
 689#define regL2_PERF_CNTL_1_BASE_IDX                                                                      5
 690#define regL2_PERF_COUNT_2                                                                              0x1580004
 691#define regL2_PERF_COUNT_2_BASE_IDX                                                                     5
 692#define regL2_PERF_COUNT_3                                                                              0x1580005
 693#define regL2_PERF_COUNT_3_BASE_IDX                                                                     5
 694#define regL2_STATUS_0                                                                                  0x1580008
 695#define regL2_STATUS_0_BASE_IDX                                                                         5
 696#define regL2_CONTROL_0                                                                                 0x158000c
 697#define regL2_CONTROL_0_BASE_IDX                                                                        5
 698#define regL2_CONTROL_1                                                                                 0x158000d
 699#define regL2_CONTROL_1_BASE_IDX                                                                        5
 700#define regL2_DTC_CONTROL                                                                               0x1580010
 701#define regL2_DTC_CONTROL_BASE_IDX                                                                      5
 702#define regL2_DTC_HASH_CONTROL                                                                          0x1580011
 703#define regL2_DTC_HASH_CONTROL_BASE_IDX                                                                 5
 704#define regL2_DTC_WAY_CONTROL                                                                           0x1580012
 705#define regL2_DTC_WAY_CONTROL_BASE_IDX                                                                  5
 706#define regL2_ITC_CONTROL                                                                               0x1580014
 707#define regL2_ITC_CONTROL_BASE_IDX                                                                      5
 708#define regL2_ITC_HASH_CONTROL                                                                          0x1580015
 709#define regL2_ITC_HASH_CONTROL_BASE_IDX                                                                 5
 710#define regL2_ITC_WAY_CONTROL                                                                           0x1580016
 711#define regL2_ITC_WAY_CONTROL_BASE_IDX                                                                  5
 712#define regL2_PTC_A_CONTROL                                                                             0x1580018
 713#define regL2_PTC_A_CONTROL_BASE_IDX                                                                    5
 714#define regL2_PTC_A_HASH_CONTROL                                                                        0x1580019
 715#define regL2_PTC_A_HASH_CONTROL_BASE_IDX                                                               5
 716#define regL2_PTC_A_WAY_CONTROL                                                                         0x158001a
 717#define regL2_PTC_A_WAY_CONTROL_BASE_IDX                                                                5
 718#define regL2_CREDIT_CONTROL_2                                                                          0x1580020
 719#define regL2_CREDIT_CONTROL_2_BASE_IDX                                                                 5
 720#define regL2A_UPDATE_FILTER_CNTL                                                                       0x1580022
 721#define regL2A_UPDATE_FILTER_CNTL_BASE_IDX                                                              5
 722#define regL2_ERR_RULE_CONTROL_3                                                                        0x1580030
 723#define regL2_ERR_RULE_CONTROL_3_BASE_IDX                                                               5
 724#define regL2_ERR_RULE_CONTROL_4                                                                        0x1580031
 725#define regL2_ERR_RULE_CONTROL_4_BASE_IDX                                                               5
 726#define regL2_ERR_RULE_CONTROL_5                                                                        0x1580032
 727#define regL2_ERR_RULE_CONTROL_5_BASE_IDX                                                               5
 728#define regL2_L2A_PGSIZE_CONTROL                                                                        0x1580034
 729#define regL2_L2A_PGSIZE_CONTROL_BASE_IDX                                                               5
 730#define regL2_L2A_MEMPWR_GATE_1                                                                         0x1580035
 731#define regL2_L2A_MEMPWR_GATE_1_BASE_IDX                                                                5
 732#define regL2_L2A_MEMPWR_GATE_2                                                                         0x1580036
 733#define regL2_L2A_MEMPWR_GATE_2_BASE_IDX                                                                5
 734#define regL2_L2A_MEMPWR_GATE_3                                                                         0x1580037
 735#define regL2_L2A_MEMPWR_GATE_3_BASE_IDX                                                                5
 736#define regL2_L2A_MEMPWR_GATE_4                                                                         0x1580038
 737#define regL2_L2A_MEMPWR_GATE_4_BASE_IDX                                                                5
 738#define regL2_L2A_MEMPWR_GATE_5                                                                         0x1580039
 739#define regL2_L2A_MEMPWR_GATE_5_BASE_IDX                                                                5
 740#define regL2_L2A_MEMPWR_GATE_6                                                                         0x158003a
 741#define regL2_L2A_MEMPWR_GATE_6_BASE_IDX                                                                5
 742#define regL2_L2A_MEMPWR_GATE_7                                                                         0x158003b
 743#define regL2_L2A_MEMPWR_GATE_7_BASE_IDX                                                                5
 744#define regL2_L2A_MEMPWR_GATE_8                                                                         0x158003c
 745#define regL2_L2A_MEMPWR_GATE_8_BASE_IDX                                                                5
 746#define regL2_L2A_MEMPWR_GATE_9                                                                         0x158003d
 747#define regL2_L2A_MEMPWR_GATE_9_BASE_IDX                                                                5
 748#define regL2_L2A_MEMPWR_GATE_10                                                                        0x158003f
 749#define regL2_L2A_MEMPWR_GATE_10_BASE_IDX                                                               5
 750#define regL2_ECO_CNTRL_0                                                                               0x1580042
 751#define regL2_ECO_CNTRL_0_BASE_IDX                                                                      5
 752
 753
 754// addressBlock: nbio_iohub_nb_ioapiccfg_ioapic_cfgdec
 755// base address: 0x14300000
 756#define regFEATURES_ENABLE                                                                              0x1080000
 757#define regFEATURES_ENABLE_BASE_IDX                                                                     5
 758
 759
 760// addressBlock: nbio_pcie0_pciedir
 761// base address: 0x11180000
 762#define regPCIE_USB4_TXAL_CNTL1                                                                         0x420160
 763#define regPCIE_USB4_TXAL_CNTL1_BASE_IDX                                                                5
 764#define regPCIE_USB4_RXAL_CNTL1                                                                         0x420168
 765#define regPCIE_USB4_RXAL_CNTL1_BASE_IDX                                                                5
 766#define regPCIE_USB4_AL_CNTL1                                                                           0x420170
 767#define regPCIE_USB4_AL_CNTL1_BASE_IDX                                                                  5
 768#define regPCIE_USB4_AL_CNTL2                                                                           0x420171
 769#define regPCIE_USB4_AL_CNTL2_BASE_IDX                                                                  5
 770#define regPCIE_USB4_AL_HYSTERESIS                                                                      0x420172
 771#define regPCIE_USB4_AL_HYSTERESIS_BASE_IDX                                                             5
 772#define regPCIE_USB4_AL_HYSTERESIS_2                                                                    0x420173
 773#define regPCIE_USB4_AL_HYSTERESIS_2_BASE_IDX                                                           5
 774#define regPCIE_USB4_ERR_CNTL5                                                                          0x420178
 775#define regPCIE_USB4_ERR_CNTL5_BASE_IDX                                                                 5
 776#define regPCIE_USB4_LC_CNTL1                                                                           0x420179
 777#define regPCIE_USB4_LC_CNTL1_BASE_IDX                                                                  5
 778#define regBIF_BIF256_CI256_RC3X4_USB4_CPM_CONTROL                                                      0x420118
 779#define regBIF_BIF256_CI256_RC3X4_USB4_CPM_CONTROL_BASE_IDX                                             5
 780#define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_CNTL2                                                       0x42001c
 781#define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_CNTL2_BASE_IDX                                              5
 782#define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_TX_POWER_CTRL_1                                             0x420187
 783#define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_TX_POWER_CTRL_1_BASE_IDX                                    5
 784#define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_MST_CTRL_3                                                  0x4201c6
 785#define regBIF_BIF256_CI256_RC3X4_USB4_PCIE_MST_CTRL_3_BASE_IDX                                         5
 786
 787
 788// addressBlock: nbio_nbif0_bif_cfg_dev0_rc_bifcfgdecp
 789// base address: 0x10100000
 790#define regBIF_CFG_DEV0_RC0_VENDOR_ID                                                                   0x0000
 791#define regBIF_CFG_DEV0_RC0_VENDOR_ID_BASE_IDX                                                          5
 792#define regBIF_CFG_DEV0_RC0_DEVICE_ID                                                                   0x0000
 793#define regBIF_CFG_DEV0_RC0_DEVICE_ID_BASE_IDX                                                          5
 794#define regBIF_CFG_DEV0_RC0_COMMAND                                                                     0x0001
 795#define regBIF_CFG_DEV0_RC0_COMMAND_BASE_IDX                                                            5
 796#define regBIF_CFG_DEV0_RC0_STATUS                                                                      0x0001
 797#define regBIF_CFG_DEV0_RC0_STATUS_BASE_IDX                                                             5
 798#define regBIF_CFG_DEV0_RC0_REVISION_ID                                                                 0x0002
 799#define regBIF_CFG_DEV0_RC0_REVISION_ID_BASE_IDX                                                        5
 800#define regBIF_CFG_DEV0_RC0_PROG_INTERFACE                                                              0x0002
 801#define regBIF_CFG_DEV0_RC0_PROG_INTERFACE_BASE_IDX                                                     5
 802#define regBIF_CFG_DEV0_RC0_SUB_CLASS                                                                   0x0002
 803#define regBIF_CFG_DEV0_RC0_SUB_CLASS_BASE_IDX                                                          5
 804#define regBIF_CFG_DEV0_RC0_BASE_CLASS                                                                  0x0002
 805#define regBIF_CFG_DEV0_RC0_BASE_CLASS_BASE_IDX                                                         5
 806#define regBIF_CFG_DEV0_RC0_CACHE_LINE                                                                  0x0003
 807#define regBIF_CFG_DEV0_RC0_CACHE_LINE_BASE_IDX                                                         5
 808#define regBIF_CFG_DEV0_RC0_LATENCY                                                                     0x0003
 809#define regBIF_CFG_DEV0_RC0_LATENCY_BASE_IDX                                                            5
 810#define regBIF_CFG_DEV0_RC0_HEADER                                                                      0x0003
 811#define regBIF_CFG_DEV0_RC0_HEADER_BASE_IDX                                                             5
 812#define regBIF_CFG_DEV0_RC0_BIST                                                                        0x0003
 813#define regBIF_CFG_DEV0_RC0_BIST_BASE_IDX                                                               5
 814#define regBIF_CFG_DEV0_RC0_BASE_ADDR_1                                                                 0x0004
 815#define regBIF_CFG_DEV0_RC0_BASE_ADDR_1_BASE_IDX                                                        5
 816#define regBIF_CFG_DEV0_RC0_BASE_ADDR_2                                                                 0x0005
 817#define regBIF_CFG_DEV0_RC0_BASE_ADDR_2_BASE_IDX                                                        5
 818#define regBIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY                                                      0x0006
 819#define regBIF_CFG_DEV0_RC0_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                             5
 820#define regBIF_CFG_DEV0_RC0_IO_BASE_LIMIT                                                               0x0007
 821#define regBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_BASE_IDX                                                      5
 822#define regBIF_CFG_DEV0_RC0_SECONDARY_STATUS                                                            0x0007
 823#define regBIF_CFG_DEV0_RC0_SECONDARY_STATUS_BASE_IDX                                                   5
 824#define regBIF_CFG_DEV0_RC0_MEM_BASE_LIMIT                                                              0x0008
 825#define regBIF_CFG_DEV0_RC0_MEM_BASE_LIMIT_BASE_IDX                                                     5
 826#define regBIF_CFG_DEV0_RC0_PREF_BASE_LIMIT                                                             0x0009
 827#define regBIF_CFG_DEV0_RC0_PREF_BASE_LIMIT_BASE_IDX                                                    5
 828#define regBIF_CFG_DEV0_RC0_PREF_BASE_UPPER                                                             0x000a
 829#define regBIF_CFG_DEV0_RC0_PREF_BASE_UPPER_BASE_IDX                                                    5
 830#define regBIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER                                                            0x000b
 831#define regBIF_CFG_DEV0_RC0_PREF_LIMIT_UPPER_BASE_IDX                                                   5
 832#define regBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI                                                            0x000c
 833#define regBIF_CFG_DEV0_RC0_IO_BASE_LIMIT_HI_BASE_IDX                                                   5
 834#define regBIF_CFG_DEV0_RC0_CAP_PTR                                                                     0x000d
 835#define regBIF_CFG_DEV0_RC0_CAP_PTR_BASE_IDX                                                            5
 836#define regBIF_CFG_DEV0_RC0_ROM_BASE_ADDR                                                               0x000e
 837#define regBIF_CFG_DEV0_RC0_ROM_BASE_ADDR_BASE_IDX                                                      5
 838#define regBIF_CFG_DEV0_RC0_INTERRUPT_LINE                                                              0x000f
 839#define regBIF_CFG_DEV0_RC0_INTERRUPT_LINE_BASE_IDX                                                     5
 840#define regBIF_CFG_DEV0_RC0_INTERRUPT_PIN                                                               0x000f
 841#define regBIF_CFG_DEV0_RC0_INTERRUPT_PIN_BASE_IDX                                                      5
 842#define regBIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL                                                             0x000f
 843#define regBIF_CFG_DEV0_RC0_IRQ_BRIDGE_CNTL_BASE_IDX                                                    5
 844#define regBIF_CFG_DEV0_RC0_EXT_BRIDGE_CNTL                                                             0x0010
 845#define regBIF_CFG_DEV0_RC0_EXT_BRIDGE_CNTL_BASE_IDX                                                    5
 846#define regBIF_CFG_DEV0_RC0_PMI_CAP_LIST                                                                0x0014
 847#define regBIF_CFG_DEV0_RC0_PMI_CAP_LIST_BASE_IDX                                                       5
 848#define regBIF_CFG_DEV0_RC0_PMI_CAP                                                                     0x0014
 849#define regBIF_CFG_DEV0_RC0_PMI_CAP_BASE_IDX                                                            5
 850#define regBIF_CFG_DEV0_RC0_PMI_STATUS_CNTL                                                             0x0015
 851#define regBIF_CFG_DEV0_RC0_PMI_STATUS_CNTL_BASE_IDX                                                    5
 852#define regBIF_CFG_DEV0_RC0_PCIE_CAP_LIST                                                               0x0016
 853#define regBIF_CFG_DEV0_RC0_PCIE_CAP_LIST_BASE_IDX                                                      5
 854#define regBIF_CFG_DEV0_RC0_PCIE_CAP                                                                    0x0016
 855#define regBIF_CFG_DEV0_RC0_PCIE_CAP_BASE_IDX                                                           5
 856#define regBIF_CFG_DEV0_RC0_DEVICE_CAP                                                                  0x0017
 857#define regBIF_CFG_DEV0_RC0_DEVICE_CAP_BASE_IDX                                                         5
 858#define regBIF_CFG_DEV0_RC0_DEVICE_CNTL                                                                 0x0018
 859#define regBIF_CFG_DEV0_RC0_DEVICE_CNTL_BASE_IDX                                                        5
 860#define regBIF_CFG_DEV0_RC0_DEVICE_STATUS                                                               0x0018
 861#define regBIF_CFG_DEV0_RC0_DEVICE_STATUS_BASE_IDX                                                      5
 862#define regBIF_CFG_DEV0_RC0_LINK_CAP                                                                    0x0019
 863#define regBIF_CFG_DEV0_RC0_LINK_CAP_BASE_IDX                                                           5
 864#define regBIF_CFG_DEV0_RC0_LINK_CNTL                                                                   0x001a
 865#define regBIF_CFG_DEV0_RC0_LINK_CNTL_BASE_IDX                                                          5
 866#define regBIF_CFG_DEV0_RC0_LINK_STATUS                                                                 0x001a
 867#define regBIF_CFG_DEV0_RC0_LINK_STATUS_BASE_IDX                                                        5
 868#define regBIF_CFG_DEV0_RC0_SLOT_CAP                                                                    0x001b
 869#define regBIF_CFG_DEV0_RC0_SLOT_CAP_BASE_IDX                                                           5
 870#define regBIF_CFG_DEV0_RC0_SLOT_CNTL                                                                   0x001c
 871#define regBIF_CFG_DEV0_RC0_SLOT_CNTL_BASE_IDX                                                          5
 872#define regBIF_CFG_DEV0_RC0_SLOT_STATUS                                                                 0x001c
 873#define regBIF_CFG_DEV0_RC0_SLOT_STATUS_BASE_IDX                                                        5
 874#define regBIF_CFG_DEV0_RC0_ROOT_CNTL                                                                   0x001d
 875#define regBIF_CFG_DEV0_RC0_ROOT_CNTL_BASE_IDX                                                          5
 876#define regBIF_CFG_DEV0_RC0_ROOT_CAP                                                                    0x001d
 877#define regBIF_CFG_DEV0_RC0_ROOT_CAP_BASE_IDX                                                           5
 878#define regBIF_CFG_DEV0_RC0_ROOT_STATUS                                                                 0x001e
 879#define regBIF_CFG_DEV0_RC0_ROOT_STATUS_BASE_IDX                                                        5
 880#define regBIF_CFG_DEV0_RC0_DEVICE_CAP2                                                                 0x001f
 881#define regBIF_CFG_DEV0_RC0_DEVICE_CAP2_BASE_IDX                                                        5
 882#define regBIF_CFG_DEV0_RC0_DEVICE_CNTL2                                                                0x0020
 883#define regBIF_CFG_DEV0_RC0_DEVICE_CNTL2_BASE_IDX                                                       5
 884#define regBIF_CFG_DEV0_RC0_DEVICE_STATUS2                                                              0x0020
 885#define regBIF_CFG_DEV0_RC0_DEVICE_STATUS2_BASE_IDX                                                     5
 886#define regBIF_CFG_DEV0_RC0_LINK_CAP2                                                                   0x0021
 887#define regBIF_CFG_DEV0_RC0_LINK_CAP2_BASE_IDX                                                          5
 888#define regBIF_CFG_DEV0_RC0_LINK_CNTL2                                                                  0x0022
 889#define regBIF_CFG_DEV0_RC0_LINK_CNTL2_BASE_IDX                                                         5
 890#define regBIF_CFG_DEV0_RC0_LINK_STATUS2                                                                0x0022
 891#define regBIF_CFG_DEV0_RC0_LINK_STATUS2_BASE_IDX                                                       5
 892#define regBIF_CFG_DEV0_RC0_SLOT_CAP2                                                                   0x0023
 893#define regBIF_CFG_DEV0_RC0_SLOT_CAP2_BASE_IDX                                                          5
 894#define regBIF_CFG_DEV0_RC0_SLOT_CNTL2                                                                  0x0024
 895#define regBIF_CFG_DEV0_RC0_SLOT_CNTL2_BASE_IDX                                                         5
 896#define regBIF_CFG_DEV0_RC0_SLOT_STATUS2                                                                0x0024
 897#define regBIF_CFG_DEV0_RC0_SLOT_STATUS2_BASE_IDX                                                       5
 898#define regBIF_CFG_DEV0_RC0_MSI_CAP_LIST                                                                0x0028
 899#define regBIF_CFG_DEV0_RC0_MSI_CAP_LIST_BASE_IDX                                                       5
 900#define regBIF_CFG_DEV0_RC0_MSI_MSG_CNTL                                                                0x0028
 901#define regBIF_CFG_DEV0_RC0_MSI_MSG_CNTL_BASE_IDX                                                       5
 902#define regBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO                                                             0x0029
 903#define regBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_LO_BASE_IDX                                                    5
 904#define regBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI                                                             0x002a
 905#define regBIF_CFG_DEV0_RC0_MSI_MSG_ADDR_HI_BASE_IDX                                                    5
 906#define regBIF_CFG_DEV0_RC0_MSI_MSG_DATA                                                                0x002a
 907#define regBIF_CFG_DEV0_RC0_MSI_MSG_DATA_BASE_IDX                                                       5
 908#define regBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA                                                            0x002a
 909#define regBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA_BASE_IDX                                                   5
 910#define regBIF_CFG_DEV0_RC0_MSI_MSG_DATA_64                                                             0x002b
 911#define regBIF_CFG_DEV0_RC0_MSI_MSG_DATA_64_BASE_IDX                                                    5
 912#define regBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA_64                                                         0x002b
 913#define regBIF_CFG_DEV0_RC0_MSI_EXT_MSG_DATA_64_BASE_IDX                                                5
 914#define regBIF_CFG_DEV0_RC0_SSID_CAP_LIST                                                               0x0030
 915#define regBIF_CFG_DEV0_RC0_SSID_CAP_LIST_BASE_IDX                                                      5
 916#define regBIF_CFG_DEV0_RC0_SSID_CAP                                                                    0x0031
 917#define regBIF_CFG_DEV0_RC0_SSID_CAP_BASE_IDX                                                           5
 918#define regBIF_CFG_DEV0_RC0_MSI_MAP_CAP_LIST                                                            0x0032
 919#define regBIF_CFG_DEV0_RC0_MSI_MAP_CAP_LIST_BASE_IDX                                                   5
 920#define regBIF_CFG_DEV0_RC0_MSI_MAP_CAP                                                                 0x0032
 921#define regBIF_CFG_DEV0_RC0_MSI_MAP_CAP_BASE_IDX                                                        5
 922#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                           0x0040
 923#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                  5
 924#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR                                                    0x0041
 925#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                           5
 926#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC1                                                       0x0042
 927#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                              5
 928#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC2                                                       0x0043
 929#define regBIF_CFG_DEV0_RC0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                              5
 930#define regBIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST                                                        0x0044
 931#define regBIF_CFG_DEV0_RC0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                               5
 932#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1                                                       0x0045
 933#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                              5
 934#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2                                                       0x0046
 935#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                              5
 936#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL                                                           0x0047
 937#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_CNTL_BASE_IDX                                                  5
 938#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS                                                         0x0047
 939#define regBIF_CFG_DEV0_RC0_PCIE_PORT_VC_STATUS_BASE_IDX                                                5
 940#define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP                                                       0x0048
 941#define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                              5
 942#define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL                                                      0x0049
 943#define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                             5
 944#define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS                                                    0x004a
 945#define regBIF_CFG_DEV0_RC0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                           5
 946#define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP                                                       0x004b
 947#define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                              5
 948#define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL                                                      0x004c
 949#define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                             5
 950#define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS                                                    0x004d
 951#define regBIF_CFG_DEV0_RC0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                           5
 952#define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                            0x0050
 953#define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                   5
 954#define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1                                                     0x0051
 955#define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                            5
 956#define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2                                                     0x0052
 957#define regBIF_CFG_DEV0_RC0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                            5
 958#define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                               0x0054
 959#define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                      5
 960#define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS                                                      0x0055
 961#define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                             5
 962#define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK                                                        0x0056
 963#define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                               5
 964#define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY                                                    0x0057
 965#define regBIF_CFG_DEV0_RC0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                           5
 966#define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS                                                        0x0058
 967#define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_STATUS_BASE_IDX                                               5
 968#define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK                                                          0x0059
 969#define regBIF_CFG_DEV0_RC0_PCIE_CORR_ERR_MASK_BASE_IDX                                                 5
 970#define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL                                                       0x005a
 971#define regBIF_CFG_DEV0_RC0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                              5
 972#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0                                                               0x005b
 973#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG0_BASE_IDX                                                      5
 974#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG1                                                               0x005c
 975#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG1_BASE_IDX                                                      5
 976#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG2                                                               0x005d
 977#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG2_BASE_IDX                                                      5
 978#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3                                                               0x005e
 979#define regBIF_CFG_DEV0_RC0_PCIE_HDR_LOG3_BASE_IDX                                                      5
 980#define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD                                                           0x005f
 981#define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_CMD_BASE_IDX                                                  5
 982#define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS                                                        0x0060
 983#define regBIF_CFG_DEV0_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX                                               5
 984#define regBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID                                                             0x0061
 985#define regBIF_CFG_DEV0_RC0_PCIE_ERR_SRC_ID_BASE_IDX                                                    5
 986#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0                                                        0x0062
 987#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                               5
 988#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1                                                        0x0063
 989#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                               5
 990#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2                                                        0x0064
 991#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                               5
 992#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3                                                        0x0065
 993#define regBIF_CFG_DEV0_RC0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                               5
 994#define regBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST                                                 0x009c
 995#define regBIF_CFG_DEV0_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                        5
 996#define regBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3                                                             0x009d
 997#define regBIF_CFG_DEV0_RC0_PCIE_LINK_CNTL3_BASE_IDX                                                    5
 998#define regBIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS                                                      0x009e
 999#define regBIF_CFG_DEV0_RC0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                             5
1000#define regBIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL                                               0x009f
1001#define regBIF_CFG_DEV0_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                      5
1002#define regBIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL                                               0x009f
1003#define regBIF_CFG_DEV0_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                      5
1004#define regBIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL                                               0x00a0
1005#define regBIF_CFG_DEV0_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                      5
1006#define regBIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL                                               0x00a0
1007#define regBIF_CFG_DEV0_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                      5
1008#define regBIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL                                               0x00a1
1009#define regBIF_CFG_DEV0_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                      5
1010#define regBIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL                                               0x00a1
1011#define regBIF_CFG_DEV0_RC0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                      5
1012#define regBIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL                                               0x00a2
1013#define regBIF_CFG_DEV0_RC0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                      5
1014#define regBIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL                                               0x00a2
1015#define regBIF_CFG_DEV0_RC0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                      5
1016#define regBIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL                                               0x00a3
1017#define regBIF_CFG_DEV0_RC0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                      5
1018#define regBIF_CFG_DEV0_RC0_PCIE_LANE_9_EQUALIZATION_CNTL                                               0x00a3
1019#define regBIF_CFG_DEV0_RC0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                      5
1020#define regBIF_CFG_DEV0_RC0_PCIE_LANE_10_EQUALIZATION_CNTL                                              0x00a4
1021#define regBIF_CFG_DEV0_RC0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                     5
1022#define regBIF_CFG_DEV0_RC0_PCIE_LANE_11_EQUALIZATION_CNTL                                              0x00a4
1023#define regBIF_CFG_DEV0_RC0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                     5
1024#define regBIF_CFG_DEV0_RC0_PCIE_LANE_12_EQUALIZATION_CNTL                                              0x00a5
1025#define regBIF_CFG_DEV0_RC0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                     5
1026#define regBIF_CFG_DEV0_RC0_PCIE_LANE_13_EQUALIZATION_CNTL                                              0x00a5
1027#define regBIF_CFG_DEV0_RC0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                     5
1028#define regBIF_CFG_DEV0_RC0_PCIE_LANE_14_EQUALIZATION_CNTL                                              0x00a6
1029#define regBIF_CFG_DEV0_RC0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                     5
1030#define regBIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL                                              0x00a6
1031#define regBIF_CFG_DEV0_RC0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                     5
1032#define regBIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST                                                       0x00a8
1033#define regBIF_CFG_DEV0_RC0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                              5
1034#define regBIF_CFG_DEV0_RC0_PCIE_ACS_CAP                                                                0x00a9
1035#define regBIF_CFG_DEV0_RC0_PCIE_ACS_CAP_BASE_IDX                                                       5
1036#define regBIF_CFG_DEV0_RC0_PCIE_ACS_CNTL                                                               0x00a9
1037#define regBIF_CFG_DEV0_RC0_PCIE_ACS_CNTL_BASE_IDX                                                      5
1038#define regBIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST                                                       0x0100
1039#define regBIF_CFG_DEV0_RC0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                              5
1040#define regBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_CAP                                                       0x0101
1041#define regBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_CAP_BASE_IDX                                              5
1042#define regBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_STATUS                                                    0x0102
1043#define regBIF_CFG_DEV0_RC0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                           5
1044#define regBIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST                                                  0x0104
1045#define regBIF_CFG_DEV0_RC0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                         5
1046#define regBIF_CFG_DEV0_RC0_LINK_CAP_16GT                                                               0x0105
1047#define regBIF_CFG_DEV0_RC0_LINK_CAP_16GT_BASE_IDX                                                      5
1048#define regBIF_CFG_DEV0_RC0_LINK_CNTL_16GT                                                              0x0106
1049#define regBIF_CFG_DEV0_RC0_LINK_CNTL_16GT_BASE_IDX                                                     5
1050#define regBIF_CFG_DEV0_RC0_LINK_STATUS_16GT                                                            0x0107
1051#define regBIF_CFG_DEV0_RC0_LINK_STATUS_16GT_BASE_IDX                                                   5
1052#define regBIF_CFG_DEV0_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                           0x0108
1053#define regBIF_CFG_DEV0_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                  5
1054#define regBIF_CFG_DEV0_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT                                            0x0109
1055#define regBIF_CFG_DEV0_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
1056#define regBIF_CFG_DEV0_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT                                            0x010a
1057#define regBIF_CFG_DEV0_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
1058#define regBIF_CFG_DEV0_RC0_LANE_0_EQUALIZATION_CNTL_16GT                                               0x010c
1059#define regBIF_CFG_DEV0_RC0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
1060#define regBIF_CFG_DEV0_RC0_LANE_1_EQUALIZATION_CNTL_16GT                                               0x010c
1061#define regBIF_CFG_DEV0_RC0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
1062#define regBIF_CFG_DEV0_RC0_LANE_2_EQUALIZATION_CNTL_16GT                                               0x010c
1063#define regBIF_CFG_DEV0_RC0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
1064#define regBIF_CFG_DEV0_RC0_LANE_3_EQUALIZATION_CNTL_16GT                                               0x010c
1065#define regBIF_CFG_DEV0_RC0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
1066#define regBIF_CFG_DEV0_RC0_LANE_4_EQUALIZATION_CNTL_16GT                                               0x010d
1067#define regBIF_CFG_DEV0_RC0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
1068#define regBIF_CFG_DEV0_RC0_LANE_5_EQUALIZATION_CNTL_16GT                                               0x010d
1069#define regBIF_CFG_DEV0_RC0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
1070#define regBIF_CFG_DEV0_RC0_LANE_6_EQUALIZATION_CNTL_16GT                                               0x010d
1071#define regBIF_CFG_DEV0_RC0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
1072#define regBIF_CFG_DEV0_RC0_LANE_7_EQUALIZATION_CNTL_16GT                                               0x010d
1073#define regBIF_CFG_DEV0_RC0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
1074#define regBIF_CFG_DEV0_RC0_LANE_8_EQUALIZATION_CNTL_16GT                                               0x010e
1075#define regBIF_CFG_DEV0_RC0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
1076#define regBIF_CFG_DEV0_RC0_LANE_9_EQUALIZATION_CNTL_16GT                                               0x010e
1077#define regBIF_CFG_DEV0_RC0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
1078#define regBIF_CFG_DEV0_RC0_LANE_10_EQUALIZATION_CNTL_16GT                                              0x010e
1079#define regBIF_CFG_DEV0_RC0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
1080#define regBIF_CFG_DEV0_RC0_LANE_11_EQUALIZATION_CNTL_16GT                                              0x010e
1081#define regBIF_CFG_DEV0_RC0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
1082#define regBIF_CFG_DEV0_RC0_LANE_12_EQUALIZATION_CNTL_16GT                                              0x010f
1083#define regBIF_CFG_DEV0_RC0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
1084#define regBIF_CFG_DEV0_RC0_LANE_13_EQUALIZATION_CNTL_16GT                                              0x010f
1085#define regBIF_CFG_DEV0_RC0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
1086#define regBIF_CFG_DEV0_RC0_LANE_14_EQUALIZATION_CNTL_16GT                                              0x010f
1087#define regBIF_CFG_DEV0_RC0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
1088#define regBIF_CFG_DEV0_RC0_LANE_15_EQUALIZATION_CNTL_16GT                                              0x010f
1089#define regBIF_CFG_DEV0_RC0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
1090#define regBIF_CFG_DEV0_RC0_PCIE_MARGINING_ENH_CAP_LIST                                                 0x0114
1091#define regBIF_CFG_DEV0_RC0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                        5
1092#define regBIF_CFG_DEV0_RC0_MARGINING_PORT_CAP                                                          0x0115
1093#define regBIF_CFG_DEV0_RC0_MARGINING_PORT_CAP_BASE_IDX                                                 5
1094#define regBIF_CFG_DEV0_RC0_MARGINING_PORT_STATUS                                                       0x0115
1095#define regBIF_CFG_DEV0_RC0_MARGINING_PORT_STATUS_BASE_IDX                                              5
1096#define regBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_CNTL                                                  0x0116
1097#define regBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                         5
1098#define regBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_STATUS                                                0x0116
1099#define regBIF_CFG_DEV0_RC0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                       5
1100#define regBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_CNTL                                                  0x0117
1101#define regBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                         5
1102#define regBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_STATUS                                                0x0117
1103#define regBIF_CFG_DEV0_RC0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                       5
1104#define regBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_CNTL                                                  0x0118
1105#define regBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                         5
1106#define regBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_STATUS                                                0x0118
1107#define regBIF_CFG_DEV0_RC0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                       5
1108#define regBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_CNTL                                                  0x0119
1109#define regBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                         5
1110#define regBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_STATUS                                                0x0119
1111#define regBIF_CFG_DEV0_RC0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                       5
1112#define regBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_CNTL                                                  0x011a
1113#define regBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                         5
1114#define regBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_STATUS                                                0x011a
1115#define regBIF_CFG_DEV0_RC0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                       5
1116#define regBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_CNTL                                                  0x011b
1117#define regBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                         5
1118#define regBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_STATUS                                                0x011b
1119#define regBIF_CFG_DEV0_RC0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                       5
1120#define regBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_CNTL                                                  0x011c
1121#define regBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                         5
1122#define regBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_STATUS                                                0x011c
1123#define regBIF_CFG_DEV0_RC0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                       5
1124#define regBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_CNTL                                                  0x011d
1125#define regBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                         5
1126#define regBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_STATUS                                                0x011d
1127#define regBIF_CFG_DEV0_RC0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                       5
1128#define regBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_CNTL                                                  0x011e
1129#define regBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                         5
1130#define regBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_STATUS                                                0x011e
1131#define regBIF_CFG_DEV0_RC0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                       5
1132#define regBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_CNTL                                                  0x011f
1133#define regBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                         5
1134#define regBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_STATUS                                                0x011f
1135#define regBIF_CFG_DEV0_RC0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                       5
1136#define regBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_CNTL                                                 0x0120
1137#define regBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                        5
1138#define regBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_STATUS                                               0x0120
1139#define regBIF_CFG_DEV0_RC0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                      5
1140#define regBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_CNTL                                                 0x0121
1141#define regBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                        5
1142#define regBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_STATUS                                               0x0121
1143#define regBIF_CFG_DEV0_RC0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                      5
1144#define regBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_CNTL                                                 0x0122
1145#define regBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                        5
1146#define regBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_STATUS                                               0x0122
1147#define regBIF_CFG_DEV0_RC0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                      5
1148#define regBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_CNTL                                                 0x0123
1149#define regBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                        5
1150#define regBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_STATUS                                               0x0123
1151#define regBIF_CFG_DEV0_RC0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                      5
1152#define regBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_CNTL                                                 0x0124
1153#define regBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                        5
1154#define regBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_STATUS                                               0x0124
1155#define regBIF_CFG_DEV0_RC0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                      5
1156#define regBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_CNTL                                                 0x0125
1157#define regBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                        5
1158#define regBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_STATUS                                               0x0125
1159#define regBIF_CFG_DEV0_RC0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                      5
1160#define regBIF_CFG_DEV0_RC0_PCIE_RTR_ENH_CAP_LIST                                                       0x015c
1161#define regBIF_CFG_DEV0_RC0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                              5
1162#define regBIF_CFG_DEV0_RC0_RTR_DATA1                                                                   0x015d
1163#define regBIF_CFG_DEV0_RC0_RTR_DATA1_BASE_IDX                                                          5
1164#define regBIF_CFG_DEV0_RC0_RTR_DATA2                                                                   0x015e
1165#define regBIF_CFG_DEV0_RC0_RTR_DATA2_BASE_IDX                                                          5
1166
1167
1168// addressBlock: nbio_nbif0_bif_cfg_dev0_epf0_bifcfgdecp
1169// base address: 0x10140000
1170#define regBIF_CFG_DEV0_EPF0_0_VENDOR_ID                                                                0x10000
1171#define regBIF_CFG_DEV0_EPF0_0_VENDOR_ID_BASE_IDX                                                       5
1172#define regBIF_CFG_DEV0_EPF0_0_DEVICE_ID                                                                0x10000
1173#define regBIF_CFG_DEV0_EPF0_0_DEVICE_ID_BASE_IDX                                                       5
1174#define regBIF_CFG_DEV0_EPF0_0_COMMAND                                                                  0x10001
1175#define regBIF_CFG_DEV0_EPF0_0_COMMAND_BASE_IDX                                                         5
1176#define regBIF_CFG_DEV0_EPF0_0_STATUS                                                                   0x10001
1177#define regBIF_CFG_DEV0_EPF0_0_STATUS_BASE_IDX                                                          5
1178#define regBIF_CFG_DEV0_EPF0_0_REVISION_ID                                                              0x10002
1179#define regBIF_CFG_DEV0_EPF0_0_REVISION_ID_BASE_IDX                                                     5
1180#define regBIF_CFG_DEV0_EPF0_0_PROG_INTERFACE                                                           0x10002
1181#define regBIF_CFG_DEV0_EPF0_0_PROG_INTERFACE_BASE_IDX                                                  5
1182#define regBIF_CFG_DEV0_EPF0_0_SUB_CLASS                                                                0x10002
1183#define regBIF_CFG_DEV0_EPF0_0_SUB_CLASS_BASE_IDX                                                       5
1184#define regBIF_CFG_DEV0_EPF0_0_BASE_CLASS                                                               0x10002
1185#define regBIF_CFG_DEV0_EPF0_0_BASE_CLASS_BASE_IDX                                                      5
1186#define regBIF_CFG_DEV0_EPF0_0_CACHE_LINE                                                               0x10003
1187#define regBIF_CFG_DEV0_EPF0_0_CACHE_LINE_BASE_IDX                                                      5
1188#define regBIF_CFG_DEV0_EPF0_0_LATENCY                                                                  0x10003
1189#define regBIF_CFG_DEV0_EPF0_0_LATENCY_BASE_IDX                                                         5
1190#define regBIF_CFG_DEV0_EPF0_0_HEADER                                                                   0x10003
1191#define regBIF_CFG_DEV0_EPF0_0_HEADER_BASE_IDX                                                          5
1192#define regBIF_CFG_DEV0_EPF0_0_BIST                                                                     0x10003
1193#define regBIF_CFG_DEV0_EPF0_0_BIST_BASE_IDX                                                            5
1194#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_1                                                              0x10004
1195#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_1_BASE_IDX                                                     5
1196#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_2                                                              0x10005
1197#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_2_BASE_IDX                                                     5
1198#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_3                                                              0x10006
1199#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_3_BASE_IDX                                                     5
1200#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_4                                                              0x10007
1201#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_4_BASE_IDX                                                     5
1202#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_5                                                              0x10008
1203#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_5_BASE_IDX                                                     5
1204#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_6                                                              0x10009
1205#define regBIF_CFG_DEV0_EPF0_0_BASE_ADDR_6_BASE_IDX                                                     5
1206#define regBIF_CFG_DEV0_EPF0_0_ADAPTER_ID                                                               0x1000b
1207#define regBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_BASE_IDX                                                      5
1208#define regBIF_CFG_DEV0_EPF0_0_ROM_BASE_ADDR                                                            0x1000c
1209#define regBIF_CFG_DEV0_EPF0_0_ROM_BASE_ADDR_BASE_IDX                                                   5
1210#define regBIF_CFG_DEV0_EPF0_0_CAP_PTR                                                                  0x1000d
1211#define regBIF_CFG_DEV0_EPF0_0_CAP_PTR_BASE_IDX                                                         5
1212#define regBIF_CFG_DEV0_EPF0_0_INTERRUPT_LINE                                                           0x1000f
1213#define regBIF_CFG_DEV0_EPF0_0_INTERRUPT_LINE_BASE_IDX                                                  5
1214#define regBIF_CFG_DEV0_EPF0_0_INTERRUPT_PIN                                                            0x1000f
1215#define regBIF_CFG_DEV0_EPF0_0_INTERRUPT_PIN_BASE_IDX                                                   5
1216#define regBIF_CFG_DEV0_EPF0_0_MIN_GRANT                                                                0x1000f
1217#define regBIF_CFG_DEV0_EPF0_0_MIN_GRANT_BASE_IDX                                                       5
1218#define regBIF_CFG_DEV0_EPF0_0_MAX_LATENCY                                                              0x1000f
1219#define regBIF_CFG_DEV0_EPF0_0_MAX_LATENCY_BASE_IDX                                                     5
1220#define regBIF_CFG_DEV0_EPF0_0_VENDOR_CAP_LIST                                                          0x10012
1221#define regBIF_CFG_DEV0_EPF0_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
1222#define regBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_W                                                             0x10013
1223#define regBIF_CFG_DEV0_EPF0_0_ADAPTER_ID_W_BASE_IDX                                                    5
1224#define regBIF_CFG_DEV0_EPF0_0_PMI_CAP_LIST                                                             0x10014
1225#define regBIF_CFG_DEV0_EPF0_0_PMI_CAP_LIST_BASE_IDX                                                    5
1226#define regBIF_CFG_DEV0_EPF0_0_PMI_CAP                                                                  0x10014
1227#define regBIF_CFG_DEV0_EPF0_0_PMI_CAP_BASE_IDX                                                         5
1228#define regBIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL                                                          0x10015
1229#define regBIF_CFG_DEV0_EPF0_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
1230#define regBIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST                                                            0x10019
1231#define regBIF_CFG_DEV0_EPF0_0_PCIE_CAP_LIST_BASE_IDX                                                   5
1232#define regBIF_CFG_DEV0_EPF0_0_PCIE_CAP                                                                 0x10019
1233#define regBIF_CFG_DEV0_EPF0_0_PCIE_CAP_BASE_IDX                                                        5
1234#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CAP                                                               0x1001a
1235#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CAP_BASE_IDX                                                      5
1236#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL                                                              0x1001b
1237#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL_BASE_IDX                                                     5
1238#define regBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS                                                            0x1001b
1239#define regBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS_BASE_IDX                                                   5
1240#define regBIF_CFG_DEV0_EPF0_0_LINK_CAP                                                                 0x1001c
1241#define regBIF_CFG_DEV0_EPF0_0_LINK_CAP_BASE_IDX                                                        5
1242#define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL                                                                0x1001d
1243#define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL_BASE_IDX                                                       5
1244#define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS                                                              0x1001d
1245#define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS_BASE_IDX                                                     5
1246#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CAP2                                                              0x10022
1247#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CAP2_BASE_IDX                                                     5
1248#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2                                                             0x10023
1249#define regBIF_CFG_DEV0_EPF0_0_DEVICE_CNTL2_BASE_IDX                                                    5
1250#define regBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS2                                                           0x10023
1251#define regBIF_CFG_DEV0_EPF0_0_DEVICE_STATUS2_BASE_IDX                                                  5
1252#define regBIF_CFG_DEV0_EPF0_0_LINK_CAP2                                                                0x10024
1253#define regBIF_CFG_DEV0_EPF0_0_LINK_CAP2_BASE_IDX                                                       5
1254#define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL2                                                               0x10025
1255#define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL2_BASE_IDX                                                      5
1256#define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS2                                                             0x10025
1257#define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS2_BASE_IDX                                                    5
1258#define regBIF_CFG_DEV0_EPF0_0_MSI_CAP_LIST                                                             0x10028
1259#define regBIF_CFG_DEV0_EPF0_0_MSI_CAP_LIST_BASE_IDX                                                    5
1260#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL                                                             0x10028
1261#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_CNTL_BASE_IDX                                                    5
1262#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_LO                                                          0x10029
1263#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
1264#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_HI                                                          0x1002a
1265#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
1266#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA                                                             0x1002a
1267#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_BASE_IDX                                                    5
1268#define regBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA                                                         0x1002a
1269#define regBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
1270#define regBIF_CFG_DEV0_EPF0_0_MSI_MASK                                                                 0x1002b
1271#define regBIF_CFG_DEV0_EPF0_0_MSI_MASK_BASE_IDX                                                        5
1272#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_64                                                          0x1002b
1273#define regBIF_CFG_DEV0_EPF0_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
1274#define regBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA_64                                                      0x1002b
1275#define regBIF_CFG_DEV0_EPF0_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
1276#define regBIF_CFG_DEV0_EPF0_0_MSI_MASK_64                                                              0x1002c
1277#define regBIF_CFG_DEV0_EPF0_0_MSI_MASK_64_BASE_IDX                                                     5
1278#define regBIF_CFG_DEV0_EPF0_0_MSI_PENDING                                                              0x1002c
1279#define regBIF_CFG_DEV0_EPF0_0_MSI_PENDING_BASE_IDX                                                     5
1280#define regBIF_CFG_DEV0_EPF0_0_MSI_PENDING_64                                                           0x1002d
1281#define regBIF_CFG_DEV0_EPF0_0_MSI_PENDING_64_BASE_IDX                                                  5
1282#define regBIF_CFG_DEV0_EPF0_0_MSIX_CAP_LIST                                                            0x10030
1283#define regBIF_CFG_DEV0_EPF0_0_MSIX_CAP_LIST_BASE_IDX                                                   5
1284#define regBIF_CFG_DEV0_EPF0_0_MSIX_MSG_CNTL                                                            0x10030
1285#define regBIF_CFG_DEV0_EPF0_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
1286#define regBIF_CFG_DEV0_EPF0_0_MSIX_TABLE                                                               0x10031
1287#define regBIF_CFG_DEV0_EPF0_0_MSIX_TABLE_BASE_IDX                                                      5
1288#define regBIF_CFG_DEV0_EPF0_0_MSIX_PBA                                                                 0x10032
1289#define regBIF_CFG_DEV0_EPF0_0_MSIX_PBA_BASE_IDX                                                        5
1290#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x10040
1291#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
1292#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x10041
1293#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
1294#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC1                                                    0x10042
1295#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
1296#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC2                                                    0x10043
1297#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
1298#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST                                                     0x10044
1299#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                            5
1300#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1                                                    0x10045
1301#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                           5
1302#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG2                                                    0x10046
1303#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                           5
1304#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL                                                        0x10047
1305#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_CNTL_BASE_IDX                                               5
1306#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_STATUS                                                      0x10047
1307#define regBIF_CFG_DEV0_EPF0_0_PCIE_PORT_VC_STATUS_BASE_IDX                                             5
1308#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CAP                                                    0x10048
1309#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                           5
1310#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL                                                   0x10049
1311#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                          5
1312#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS                                                 0x1004a
1313#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                        5
1314#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CAP                                                    0x1004b
1315#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                           5
1316#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL                                                   0x1004c
1317#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                          5
1318#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS                                                 0x1004d
1319#define regBIF_CFG_DEV0_EPF0_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                        5
1320#define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                         0x10050
1321#define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                5
1322#define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1                                                  0x10051
1323#define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                         5
1324#define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2                                                  0x10052
1325#define regBIF_CFG_DEV0_EPF0_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                         5
1326#define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x10054
1327#define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
1328#define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS                                                   0x10055
1329#define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
1330#define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK                                                     0x10056
1331#define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
1332#define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x10057
1333#define regBIF_CFG_DEV0_EPF0_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
1334#define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS                                                     0x10058
1335#define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
1336#define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_MASK                                                       0x10059
1337#define regBIF_CFG_DEV0_EPF0_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
1338#define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1005a
1339#define regBIF_CFG_DEV0_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
1340#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG0                                                            0x1005b
1341#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
1342#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1                                                            0x1005c
1343#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
1344#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2                                                            0x1005d
1345#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
1346#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3                                                            0x1005e
1347#define regBIF_CFG_DEV0_EPF0_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
1348#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0                                                     0x10062
1349#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
1350#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1                                                     0x10063
1351#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
1352#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG2                                                     0x10064
1353#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
1354#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG3                                                     0x10065
1355#define regBIF_CFG_DEV0_EPF0_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
1356#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST                                                    0x10080
1357#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
1358#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP                                                            0x10081
1359#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
1360#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CNTL                                                           0x10082
1361#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
1362#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CAP                                                            0x10083
1363#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
1364#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CNTL                                                           0x10084
1365#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
1366#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CAP                                                            0x10085
1367#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
1368#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CNTL                                                           0x10086
1369#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
1370#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CAP                                                            0x10087
1371#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
1372#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CNTL                                                           0x10088
1373#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
1374#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CAP                                                            0x10089
1375#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
1376#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL                                                           0x1008a
1377#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
1378#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CAP                                                            0x1008b
1379#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
1380#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL                                                           0x1008c
1381#define regBIF_CFG_DEV0_EPF0_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
1382#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x10090
1383#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
1384#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x10091
1385#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
1386#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA                                                     0x10092
1387#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
1388#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_CAP                                                      0x10093
1389#define regBIF_CFG_DEV0_EPF0_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
1390#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST                                                    0x10094
1391#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
1392#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP                                                             0x10095
1393#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CAP_BASE_IDX                                                    5
1394#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_LATENCY_INDICATOR                                               0x10096
1395#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
1396#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS                                                          0x10097
1397#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
1398#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CNTL                                                            0x10097
1399#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
1400#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x10098
1401#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
1402#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x10098
1403#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
1404#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x10098
1405#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
1406#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x10098
1407#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
1408#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x10099
1409#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
1410#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x10099
1411#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
1412#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x10099
1413#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
1414#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x10099
1415#define regBIF_CFG_DEV0_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
1416#define regBIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST                                              0x1009c
1417#define regBIF_CFG_DEV0_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                     5
1418#define regBIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3                                                          0x1009d
1419#define regBIF_CFG_DEV0_EPF0_0_PCIE_LINK_CNTL3_BASE_IDX                                                 5
1420#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_ERROR_STATUS                                                   0x1009e
1421#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                          5
1422#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x1009f
1423#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                   5
1424#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x1009f
1425#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                   5
1426#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x100a0
1427#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                   5
1428#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x100a0
1429#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                   5
1430#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x100a1
1431#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                   5
1432#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x100a1
1433#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                   5
1434#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x100a2
1435#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                   5
1436#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x100a2
1437#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                   5
1438#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x100a3
1439#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                   5
1440#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x100a3
1441#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                   5
1442#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x100a4
1443#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                  5
1444#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x100a4
1445#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                  5
1446#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x100a5
1447#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                  5
1448#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x100a5
1449#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                  5
1450#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x100a6
1451#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                  5
1452#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x100a6
1453#define regBIF_CFG_DEV0_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                  5
1454#define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_ENH_CAP_LIST                                                    0x100a8
1455#define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
1456#define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP                                                             0x100a9
1457#define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CAP_BASE_IDX                                                    5
1458#define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL                                                            0x100a9
1459#define regBIF_CFG_DEV0_EPF0_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
1460#define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST                                                    0x100ac
1461#define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_ENH_CAP_LIST_BASE_IDX                                           5
1462#define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP                                                             0x100ad
1463#define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CAP_BASE_IDX                                                    5
1464#define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL                                                            0x100ad
1465#define regBIF_CFG_DEV0_EPF0_0_PCIE_ATS_CNTL_BASE_IDX                                                   5
1466#define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST                                               0x100b0
1467#define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_ENH_CAP_LIST_BASE_IDX                                      5
1468#define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL                                                       0x100b1
1469#define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_CNTL_BASE_IDX                                              5
1470#define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS                                                     0x100b1
1471#define regBIF_CFG_DEV0_EPF0_0_PCIE_PAGE_REQ_STATUS_BASE_IDX                                            5
1472#define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY                                          0x100b2
1473#define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_BASE_IDX                                 5
1474#define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC                                             0x100b3
1475#define regBIF_CFG_DEV0_EPF0_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC_BASE_IDX                                    5
1476#define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST                                                  0x100b4
1477#define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
1478#define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP                                                           0x100b5
1479#define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CAP_BASE_IDX                                                  5
1480#define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL                                                          0x100b5
1481#define regBIF_CFG_DEV0_EPF0_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
1482#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST                                                     0x100bc
1483#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                            5
1484#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP                                                              0x100bd
1485#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CAP_BASE_IDX                                                     5
1486#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL                                                             0x100bd
1487#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_CNTL_BASE_IDX                                                    5
1488#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0                                                            0x100be
1489#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR0_BASE_IDX                                                   5
1490#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1                                                            0x100bf
1491#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_ADDR1_BASE_IDX                                                   5
1492#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0                                                             0x100c0
1493#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV0_BASE_IDX                                                    5
1494#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1                                                             0x100c1
1495#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_RCV1_BASE_IDX                                                    5
1496#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL0                                                       0x100c2
1497#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL0_BASE_IDX                                              5
1498#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL1                                                       0x100c3
1499#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_ALL1_BASE_IDX                                              5
1500#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                             0x100c4
1501#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                    5
1502#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                             0x100c5
1503#define regBIF_CFG_DEV0_EPF0_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                    5
1504#define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST                                                    0x100c8
1505#define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX                                           5
1506#define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP                                                             0x100c9
1507#define regBIF_CFG_DEV0_EPF0_0_PCIE_LTR_CAP_BASE_IDX                                                    5
1508#define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST                                                    0x100ca
1509#define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
1510#define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP                                                             0x100cb
1511#define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CAP_BASE_IDX                                                    5
1512#define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL                                                            0x100cb
1513#define regBIF_CFG_DEV0_EPF0_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
1514#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST                                                  0x100cc
1515#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_ENH_CAP_LIST_BASE_IDX                                         5
1516#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP                                                           0x100cd
1517#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CAP_BASE_IDX                                                  5
1518#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL                                                       0x100ce
1519#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_CONTROL_BASE_IDX                                              5
1520#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS                                                        0x100ce
1521#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_STATUS_BASE_IDX                                               5
1522#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS                                                   0x100cf
1523#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_INITIAL_VFS_BASE_IDX                                          5
1524#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS                                                     0x100cf
1525#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_TOTAL_VFS_BASE_IDX                                            5
1526#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS                                                       0x100d0
1527#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_NUM_VFS_BASE_IDX                                              5
1528#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK                                                 0x100d0
1529#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX                                        5
1530#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET                                               0x100d1
1531#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX                                      5
1532#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_STRIDE                                                     0x100d1
1533#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_STRIDE_BASE_IDX                                            5
1534#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_DEVICE_ID                                                  0x100d2
1535#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX                                         5
1536#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE                                           0x100d3
1537#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX                                  5
1538#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE                                              0x100d4
1539#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_BASE_IDX                                     5
1540#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_0                                                0x100d5
1541#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_0_BASE_IDX                                       5
1542#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_1                                                0x100d6
1543#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_1_BASE_IDX                                       5
1544#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_2                                                0x100d7
1545#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_2_BASE_IDX                                       5
1546#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_3                                                0x100d8
1547#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_3_BASE_IDX                                       5
1548#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_4                                                0x100d9
1549#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_4_BASE_IDX                                       5
1550#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_5                                                0x100da
1551#define regBIF_CFG_DEV0_EPF0_0_PCIE_SRIOV_VF_BASE_ADDR_5_BASE_IDX                                       5
1552#define regBIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST                                                    0x10100
1553#define regBIF_CFG_DEV0_EPF0_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                           5
1554#define regBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP                                                    0x10101
1555#define regBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                           5
1556#define regBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS                                                 0x10102
1557#define regBIF_CFG_DEV0_EPF0_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                        5
1558#define regBIF_CFG_DEV0_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST                                               0x10104
1559#define regBIF_CFG_DEV0_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                      5
1560#define regBIF_CFG_DEV0_EPF0_0_LINK_CAP_16GT                                                            0x10105
1561#define regBIF_CFG_DEV0_EPF0_0_LINK_CAP_16GT_BASE_IDX                                                   5
1562#define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL_16GT                                                           0x10106
1563#define regBIF_CFG_DEV0_EPF0_0_LINK_CNTL_16GT_BASE_IDX                                                  5
1564#define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS_16GT                                                         0x10107
1565#define regBIF_CFG_DEV0_EPF0_0_LINK_STATUS_16GT_BASE_IDX                                                5
1566#define regBIF_CFG_DEV0_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                        0x10108
1567#define regBIF_CFG_DEV0_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                               5
1568#define regBIF_CFG_DEV0_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                         0x10109
1569#define regBIF_CFG_DEV0_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
1570#define regBIF_CFG_DEV0_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                         0x1010a
1571#define regBIF_CFG_DEV0_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
1572#define regBIF_CFG_DEV0_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT                                            0x1010c
1573#define regBIF_CFG_DEV0_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
1574#define regBIF_CFG_DEV0_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT                                            0x1010c
1575#define regBIF_CFG_DEV0_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
1576#define regBIF_CFG_DEV0_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT                                            0x1010c
1577#define regBIF_CFG_DEV0_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
1578#define regBIF_CFG_DEV0_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT                                            0x1010c
1579#define regBIF_CFG_DEV0_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
1580#define regBIF_CFG_DEV0_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT                                            0x1010d
1581#define regBIF_CFG_DEV0_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
1582#define regBIF_CFG_DEV0_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT                                            0x1010d
1583#define regBIF_CFG_DEV0_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
1584#define regBIF_CFG_DEV0_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT                                            0x1010d
1585#define regBIF_CFG_DEV0_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
1586#define regBIF_CFG_DEV0_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT                                            0x1010d
1587#define regBIF_CFG_DEV0_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
1588#define regBIF_CFG_DEV0_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT                                            0x1010e
1589#define regBIF_CFG_DEV0_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
1590#define regBIF_CFG_DEV0_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT                                            0x1010e
1591#define regBIF_CFG_DEV0_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
1592#define regBIF_CFG_DEV0_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT                                           0x1010e
1593#define regBIF_CFG_DEV0_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
1594#define regBIF_CFG_DEV0_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT                                           0x1010e
1595#define regBIF_CFG_DEV0_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
1596#define regBIF_CFG_DEV0_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT                                           0x1010f
1597#define regBIF_CFG_DEV0_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
1598#define regBIF_CFG_DEV0_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT                                           0x1010f
1599#define regBIF_CFG_DEV0_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
1600#define regBIF_CFG_DEV0_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT                                           0x1010f
1601#define regBIF_CFG_DEV0_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
1602#define regBIF_CFG_DEV0_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT                                           0x1010f
1603#define regBIF_CFG_DEV0_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
1604#define regBIF_CFG_DEV0_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST                                              0x10114
1605#define regBIF_CFG_DEV0_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                     5
1606#define regBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_CAP                                                       0x10115
1607#define regBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_CAP_BASE_IDX                                              5
1608#define regBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_STATUS                                                    0x10115
1609#define regBIF_CFG_DEV0_EPF0_0_MARGINING_PORT_STATUS_BASE_IDX                                           5
1610#define regBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_CNTL                                               0x10116
1611#define regBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                      5
1612#define regBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_STATUS                                             0x10116
1613#define regBIF_CFG_DEV0_EPF0_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                    5
1614#define regBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_CNTL                                               0x10117
1615#define regBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                      5
1616#define regBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_STATUS                                             0x10117
1617#define regBIF_CFG_DEV0_EPF0_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                    5
1618#define regBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_CNTL                                               0x10118
1619#define regBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                      5
1620#define regBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_STATUS                                             0x10118
1621#define regBIF_CFG_DEV0_EPF0_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                    5
1622#define regBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_CNTL                                               0x10119
1623#define regBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                      5
1624#define regBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_STATUS                                             0x10119
1625#define regBIF_CFG_DEV0_EPF0_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                    5
1626#define regBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_CNTL                                               0x1011a
1627#define regBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                      5
1628#define regBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_STATUS                                             0x1011a
1629#define regBIF_CFG_DEV0_EPF0_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                    5
1630#define regBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_CNTL                                               0x1011b
1631#define regBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                      5
1632#define regBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_STATUS                                             0x1011b
1633#define regBIF_CFG_DEV0_EPF0_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                    5
1634#define regBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_CNTL                                               0x1011c
1635#define regBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                      5
1636#define regBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_STATUS                                             0x1011c
1637#define regBIF_CFG_DEV0_EPF0_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                    5
1638#define regBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_CNTL                                               0x1011d
1639#define regBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                      5
1640#define regBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_STATUS                                             0x1011d
1641#define regBIF_CFG_DEV0_EPF0_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                    5
1642#define regBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_CNTL                                               0x1011e
1643#define regBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                      5
1644#define regBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_STATUS                                             0x1011e
1645#define regBIF_CFG_DEV0_EPF0_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                    5
1646#define regBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_CNTL                                               0x1011f
1647#define regBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                      5
1648#define regBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_STATUS                                             0x1011f
1649#define regBIF_CFG_DEV0_EPF0_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                    5
1650#define regBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_CNTL                                              0x10120
1651#define regBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                     5
1652#define regBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_STATUS                                            0x10120
1653#define regBIF_CFG_DEV0_EPF0_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                   5
1654#define regBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_CNTL                                              0x10121
1655#define regBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                     5
1656#define regBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_STATUS                                            0x10121
1657#define regBIF_CFG_DEV0_EPF0_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                   5
1658#define regBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_CNTL                                              0x10122
1659#define regBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                     5
1660#define regBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_STATUS                                            0x10122
1661#define regBIF_CFG_DEV0_EPF0_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                   5
1662#define regBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_CNTL                                              0x10123
1663#define regBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                     5
1664#define regBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_STATUS                                            0x10123
1665#define regBIF_CFG_DEV0_EPF0_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                   5
1666#define regBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_CNTL                                              0x10124
1667#define regBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                     5
1668#define regBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_STATUS                                            0x10124
1669#define regBIF_CFG_DEV0_EPF0_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                   5
1670#define regBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_CNTL                                              0x10125
1671#define regBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                     5
1672#define regBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_STATUS                                            0x10125
1673#define regBIF_CFG_DEV0_EPF0_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                   5
1674#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST                                          0x10130
1675#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_BASE_IDX                                 5
1676#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CAP                                                  0x10131
1677#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CAP_BASE_IDX                                         5
1678#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CNTL                                                 0x10132
1679#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR1_CNTL_BASE_IDX                                        5
1680#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CAP                                                  0x10133
1681#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CAP_BASE_IDX                                         5
1682#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CNTL                                                 0x10134
1683#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR2_CNTL_BASE_IDX                                        5
1684#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CAP                                                  0x10135
1685#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CAP_BASE_IDX                                         5
1686#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CNTL                                                 0x10136
1687#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR3_CNTL_BASE_IDX                                        5
1688#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CAP                                                  0x10137
1689#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CAP_BASE_IDX                                         5
1690#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CNTL                                                 0x10138
1691#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR4_CNTL_BASE_IDX                                        5
1692#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CAP                                                  0x10139
1693#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX                                         5
1694#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CNTL                                                 0x1013a
1695#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR5_CNTL_BASE_IDX                                        5
1696#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CAP                                                  0x1013b
1697#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX                                         5
1698#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CNTL                                                 0x1013c
1699#define regBIF_CFG_DEV0_EPF0_0_PCIE_VF_RESIZE_BAR6_CNTL_BASE_IDX                                        5
1700#define regBIF_CFG_DEV0_EPF0_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1015c
1701#define regBIF_CFG_DEV0_EPF0_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
1702#define regBIF_CFG_DEV0_EPF0_0_RTR_DATA1                                                                0x1015d
1703#define regBIF_CFG_DEV0_EPF0_0_RTR_DATA1_BASE_IDX                                                       5
1704#define regBIF_CFG_DEV0_EPF0_0_RTR_DATA2                                                                0x1015e
1705#define regBIF_CFG_DEV0_EPF0_0_RTR_DATA2_BASE_IDX                                                       5
1706#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV                                 0x10160
1707#define regBIF_CFG_DEV0_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_GPUIOV_BASE_IDX                        5
1708
1709
1710// addressBlock: nbio_nbif0_bif_cfg_dev0_epf1_bifcfgdecp
1711// base address: 0x10141000
1712#define regBIF_CFG_DEV0_EPF1_0_VENDOR_ID                                                                0x10400
1713#define regBIF_CFG_DEV0_EPF1_0_VENDOR_ID_BASE_IDX                                                       5
1714#define regBIF_CFG_DEV0_EPF1_0_DEVICE_ID                                                                0x10400
1715#define regBIF_CFG_DEV0_EPF1_0_DEVICE_ID_BASE_IDX                                                       5
1716#define regBIF_CFG_DEV0_EPF1_0_COMMAND                                                                  0x10401
1717#define regBIF_CFG_DEV0_EPF1_0_COMMAND_BASE_IDX                                                         5
1718#define regBIF_CFG_DEV0_EPF1_0_STATUS                                                                   0x10401
1719#define regBIF_CFG_DEV0_EPF1_0_STATUS_BASE_IDX                                                          5
1720#define regBIF_CFG_DEV0_EPF1_0_REVISION_ID                                                              0x10402
1721#define regBIF_CFG_DEV0_EPF1_0_REVISION_ID_BASE_IDX                                                     5
1722#define regBIF_CFG_DEV0_EPF1_0_PROG_INTERFACE                                                           0x10402
1723#define regBIF_CFG_DEV0_EPF1_0_PROG_INTERFACE_BASE_IDX                                                  5
1724#define regBIF_CFG_DEV0_EPF1_0_SUB_CLASS                                                                0x10402
1725#define regBIF_CFG_DEV0_EPF1_0_SUB_CLASS_BASE_IDX                                                       5
1726#define regBIF_CFG_DEV0_EPF1_0_BASE_CLASS                                                               0x10402
1727#define regBIF_CFG_DEV0_EPF1_0_BASE_CLASS_BASE_IDX                                                      5
1728#define regBIF_CFG_DEV0_EPF1_0_CACHE_LINE                                                               0x10403
1729#define regBIF_CFG_DEV0_EPF1_0_CACHE_LINE_BASE_IDX                                                      5
1730#define regBIF_CFG_DEV0_EPF1_0_LATENCY                                                                  0x10403
1731#define regBIF_CFG_DEV0_EPF1_0_LATENCY_BASE_IDX                                                         5
1732#define regBIF_CFG_DEV0_EPF1_0_HEADER                                                                   0x10403
1733#define regBIF_CFG_DEV0_EPF1_0_HEADER_BASE_IDX                                                          5
1734#define regBIF_CFG_DEV0_EPF1_0_BIST                                                                     0x10403
1735#define regBIF_CFG_DEV0_EPF1_0_BIST_BASE_IDX                                                            5
1736#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_1                                                              0x10404
1737#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_1_BASE_IDX                                                     5
1738#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_2                                                              0x10405
1739#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_2_BASE_IDX                                                     5
1740#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_3                                                              0x10406
1741#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_3_BASE_IDX                                                     5
1742#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_4                                                              0x10407
1743#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_4_BASE_IDX                                                     5
1744#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_5                                                              0x10408
1745#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_5_BASE_IDX                                                     5
1746#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_6                                                              0x10409
1747#define regBIF_CFG_DEV0_EPF1_0_BASE_ADDR_6_BASE_IDX                                                     5
1748#define regBIF_CFG_DEV0_EPF1_0_ADAPTER_ID                                                               0x1040b
1749#define regBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_BASE_IDX                                                      5
1750#define regBIF_CFG_DEV0_EPF1_0_ROM_BASE_ADDR                                                            0x1040c
1751#define regBIF_CFG_DEV0_EPF1_0_ROM_BASE_ADDR_BASE_IDX                                                   5
1752#define regBIF_CFG_DEV0_EPF1_0_CAP_PTR                                                                  0x1040d
1753#define regBIF_CFG_DEV0_EPF1_0_CAP_PTR_BASE_IDX                                                         5
1754#define regBIF_CFG_DEV0_EPF1_0_INTERRUPT_LINE                                                           0x1040f
1755#define regBIF_CFG_DEV0_EPF1_0_INTERRUPT_LINE_BASE_IDX                                                  5
1756#define regBIF_CFG_DEV0_EPF1_0_INTERRUPT_PIN                                                            0x1040f
1757#define regBIF_CFG_DEV0_EPF1_0_INTERRUPT_PIN_BASE_IDX                                                   5
1758#define regBIF_CFG_DEV0_EPF1_0_MIN_GRANT                                                                0x1040f
1759#define regBIF_CFG_DEV0_EPF1_0_MIN_GRANT_BASE_IDX                                                       5
1760#define regBIF_CFG_DEV0_EPF1_0_MAX_LATENCY                                                              0x1040f
1761#define regBIF_CFG_DEV0_EPF1_0_MAX_LATENCY_BASE_IDX                                                     5
1762#define regBIF_CFG_DEV0_EPF1_0_VENDOR_CAP_LIST                                                          0x10412
1763#define regBIF_CFG_DEV0_EPF1_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
1764#define regBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_W                                                             0x10413
1765#define regBIF_CFG_DEV0_EPF1_0_ADAPTER_ID_W_BASE_IDX                                                    5
1766#define regBIF_CFG_DEV0_EPF1_0_PMI_CAP_LIST                                                             0x10414
1767#define regBIF_CFG_DEV0_EPF1_0_PMI_CAP_LIST_BASE_IDX                                                    5
1768#define regBIF_CFG_DEV0_EPF1_0_PMI_CAP                                                                  0x10414
1769#define regBIF_CFG_DEV0_EPF1_0_PMI_CAP_BASE_IDX                                                         5
1770#define regBIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL                                                          0x10415
1771#define regBIF_CFG_DEV0_EPF1_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
1772#define regBIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST                                                            0x10419
1773#define regBIF_CFG_DEV0_EPF1_0_PCIE_CAP_LIST_BASE_IDX                                                   5
1774#define regBIF_CFG_DEV0_EPF1_0_PCIE_CAP                                                                 0x10419
1775#define regBIF_CFG_DEV0_EPF1_0_PCIE_CAP_BASE_IDX                                                        5
1776#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CAP                                                               0x1041a
1777#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CAP_BASE_IDX                                                      5
1778#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL                                                              0x1041b
1779#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL_BASE_IDX                                                     5
1780#define regBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS                                                            0x1041b
1781#define regBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS_BASE_IDX                                                   5
1782#define regBIF_CFG_DEV0_EPF1_0_LINK_CAP                                                                 0x1041c
1783#define regBIF_CFG_DEV0_EPF1_0_LINK_CAP_BASE_IDX                                                        5
1784#define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL                                                                0x1041d
1785#define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL_BASE_IDX                                                       5
1786#define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS                                                              0x1041d
1787#define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS_BASE_IDX                                                     5
1788#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CAP2                                                              0x10422
1789#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CAP2_BASE_IDX                                                     5
1790#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2                                                             0x10423
1791#define regBIF_CFG_DEV0_EPF1_0_DEVICE_CNTL2_BASE_IDX                                                    5
1792#define regBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2                                                           0x10423
1793#define regBIF_CFG_DEV0_EPF1_0_DEVICE_STATUS2_BASE_IDX                                                  5
1794#define regBIF_CFG_DEV0_EPF1_0_LINK_CAP2                                                                0x10424
1795#define regBIF_CFG_DEV0_EPF1_0_LINK_CAP2_BASE_IDX                                                       5
1796#define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL2                                                               0x10425
1797#define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL2_BASE_IDX                                                      5
1798#define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS2                                                             0x10425
1799#define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS2_BASE_IDX                                                    5
1800#define regBIF_CFG_DEV0_EPF1_0_MSI_CAP_LIST                                                             0x10428
1801#define regBIF_CFG_DEV0_EPF1_0_MSI_CAP_LIST_BASE_IDX                                                    5
1802#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL                                                             0x10428
1803#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_CNTL_BASE_IDX                                                    5
1804#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO                                                          0x10429
1805#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
1806#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI                                                          0x1042a
1807#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
1808#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA                                                             0x1042a
1809#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_BASE_IDX                                                    5
1810#define regBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA                                                         0x1042a
1811#define regBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
1812#define regBIF_CFG_DEV0_EPF1_0_MSI_MASK                                                                 0x1042b
1813#define regBIF_CFG_DEV0_EPF1_0_MSI_MASK_BASE_IDX                                                        5
1814#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64                                                          0x1042b
1815#define regBIF_CFG_DEV0_EPF1_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
1816#define regBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA_64                                                      0x1042b
1817#define regBIF_CFG_DEV0_EPF1_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
1818#define regBIF_CFG_DEV0_EPF1_0_MSI_MASK_64                                                              0x1042c
1819#define regBIF_CFG_DEV0_EPF1_0_MSI_MASK_64_BASE_IDX                                                     5
1820#define regBIF_CFG_DEV0_EPF1_0_MSI_PENDING                                                              0x1042c
1821#define regBIF_CFG_DEV0_EPF1_0_MSI_PENDING_BASE_IDX                                                     5
1822#define regBIF_CFG_DEV0_EPF1_0_MSI_PENDING_64                                                           0x1042d
1823#define regBIF_CFG_DEV0_EPF1_0_MSI_PENDING_64_BASE_IDX                                                  5
1824#define regBIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST                                                            0x10430
1825#define regBIF_CFG_DEV0_EPF1_0_MSIX_CAP_LIST_BASE_IDX                                                   5
1826#define regBIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL                                                            0x10430
1827#define regBIF_CFG_DEV0_EPF1_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
1828#define regBIF_CFG_DEV0_EPF1_0_MSIX_TABLE                                                               0x10431
1829#define regBIF_CFG_DEV0_EPF1_0_MSIX_TABLE_BASE_IDX                                                      5
1830#define regBIF_CFG_DEV0_EPF1_0_MSIX_PBA                                                                 0x10432
1831#define regBIF_CFG_DEV0_EPF1_0_MSIX_PBA_BASE_IDX                                                        5
1832#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x10440
1833#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
1834#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x10441
1835#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
1836#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1                                                    0x10442
1837#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
1838#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2                                                    0x10443
1839#define regBIF_CFG_DEV0_EPF1_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
1840#define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                         0x10450
1841#define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                5
1842#define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1                                                  0x10451
1843#define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                         5
1844#define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2                                                  0x10452
1845#define regBIF_CFG_DEV0_EPF1_0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                         5
1846#define regBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x10454
1847#define regBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
1848#define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS                                                   0x10455
1849#define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
1850#define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_MASK                                                     0x10456
1851#define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
1852#define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x10457
1853#define regBIF_CFG_DEV0_EPF1_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
1854#define regBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS                                                     0x10458
1855#define regBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
1856#define regBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK                                                       0x10459
1857#define regBIF_CFG_DEV0_EPF1_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
1858#define regBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1045a
1859#define regBIF_CFG_DEV0_EPF1_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
1860#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0                                                            0x1045b
1861#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
1862#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1                                                            0x1045c
1863#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
1864#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2                                                            0x1045d
1865#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
1866#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3                                                            0x1045e
1867#define regBIF_CFG_DEV0_EPF1_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
1868#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0                                                     0x10462
1869#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
1870#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1                                                     0x10463
1871#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
1872#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2                                                     0x10464
1873#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
1874#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3                                                     0x10465
1875#define regBIF_CFG_DEV0_EPF1_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
1876#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST                                                    0x10480
1877#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
1878#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CAP                                                            0x10481
1879#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
1880#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL                                                           0x10482
1881#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
1882#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CAP                                                            0x10483
1883#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
1884#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL                                                           0x10484
1885#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
1886#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP                                                            0x10485
1887#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
1888#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL                                                           0x10486
1889#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
1890#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP                                                            0x10487
1891#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
1892#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL                                                           0x10488
1893#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
1894#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP                                                            0x10489
1895#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
1896#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL                                                           0x1048a
1897#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
1898#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP                                                            0x1048b
1899#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
1900#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL                                                           0x1048c
1901#define regBIF_CFG_DEV0_EPF1_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
1902#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x10490
1903#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
1904#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x10491
1905#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
1906#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA                                                     0x10492
1907#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
1908#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP                                                      0x10493
1909#define regBIF_CFG_DEV0_EPF1_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
1910#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST                                                    0x10494
1911#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
1912#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP                                                             0x10495
1913#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CAP_BASE_IDX                                                    5
1914#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR                                               0x10496
1915#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
1916#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS                                                          0x10497
1917#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
1918#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL                                                            0x10497
1919#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
1920#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x10498
1921#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
1922#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x10498
1923#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
1924#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x10498
1925#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
1926#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x10498
1927#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
1928#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x10499
1929#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
1930#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x10499
1931#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
1932#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x10499
1933#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
1934#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x10499
1935#define regBIF_CFG_DEV0_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
1936#define regBIF_CFG_DEV0_EPF1_0_PCIE_SECONDARY_ENH_CAP_LIST                                              0x1049c
1937#define regBIF_CFG_DEV0_EPF1_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                     5
1938#define regBIF_CFG_DEV0_EPF1_0_PCIE_LINK_CNTL3                                                          0x1049d
1939#define regBIF_CFG_DEV0_EPF1_0_PCIE_LINK_CNTL3_BASE_IDX                                                 5
1940#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS                                                   0x1049e
1941#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                          5
1942#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x1049f
1943#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                   5
1944#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x1049f
1945#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                   5
1946#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x104a0
1947#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                   5
1948#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x104a0
1949#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                   5
1950#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x104a1
1951#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                   5
1952#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x104a1
1953#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                   5
1954#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x104a2
1955#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                   5
1956#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x104a2
1957#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                   5
1958#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x104a3
1959#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                   5
1960#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x104a3
1961#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                   5
1962#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x104a4
1963#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                  5
1964#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x104a4
1965#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                  5
1966#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x104a5
1967#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                  5
1968#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x104a5
1969#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                  5
1970#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x104a6
1971#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                  5
1972#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x104a6
1973#define regBIF_CFG_DEV0_EPF1_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                  5
1974#define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST                                                    0x104a8
1975#define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
1976#define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP                                                             0x104a9
1977#define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CAP_BASE_IDX                                                    5
1978#define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL                                                            0x104a9
1979#define regBIF_CFG_DEV0_EPF1_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
1980#define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST                                                    0x104ac
1981#define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_ENH_CAP_LIST_BASE_IDX                                           5
1982#define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP                                                             0x104ad
1983#define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CAP_BASE_IDX                                                    5
1984#define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL                                                            0x104ad
1985#define regBIF_CFG_DEV0_EPF1_0_PCIE_ATS_CNTL_BASE_IDX                                                   5
1986#define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST                                               0x104b0
1987#define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_ENH_CAP_LIST_BASE_IDX                                      5
1988#define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL                                                       0x104b1
1989#define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_CNTL_BASE_IDX                                              5
1990#define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS                                                     0x104b1
1991#define regBIF_CFG_DEV0_EPF1_0_PCIE_PAGE_REQ_STATUS_BASE_IDX                                            5
1992#define regBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY                                          0x104b2
1993#define regBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_CAPACITY_BASE_IDX                                 5
1994#define regBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC                                             0x104b3
1995#define regBIF_CFG_DEV0_EPF1_0_PCIE_OUTSTAND_PAGE_REQ_ALLOC_BASE_IDX                                    5
1996#define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST                                                  0x104b4
1997#define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
1998#define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP                                                           0x104b5
1999#define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CAP_BASE_IDX                                                  5
2000#define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL                                                          0x104b5
2001#define regBIF_CFG_DEV0_EPF1_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
2002#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST                                                     0x104bc
2003#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ENH_CAP_LIST_BASE_IDX                                            5
2004#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP                                                              0x104bd
2005#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_CAP_BASE_IDX                                                     5
2006#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL                                                             0x104bd
2007#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_CNTL_BASE_IDX                                                    5
2008#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0                                                            0x104be
2009#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR0_BASE_IDX                                                   5
2010#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1                                                            0x104bf
2011#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_ADDR1_BASE_IDX                                                   5
2012#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0                                                             0x104c0
2013#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV0_BASE_IDX                                                    5
2014#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1                                                             0x104c1
2015#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_RCV1_BASE_IDX                                                    5
2016#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0                                                       0x104c2
2017#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL0_BASE_IDX                                              5
2018#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1                                                       0x104c3
2019#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_ALL1_BASE_IDX                                              5
2020#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0                                             0x104c4
2021#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_0_BASE_IDX                                    5
2022#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1                                             0x104c5
2023#define regBIF_CFG_DEV0_EPF1_0_PCIE_MC_BLOCK_UNTRANSLATED_1_BASE_IDX                                    5
2024#define regBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST                                                    0x104c8
2025#define regBIF_CFG_DEV0_EPF1_0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX                                           5
2026#define regBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP                                                             0x104c9
2027#define regBIF_CFG_DEV0_EPF1_0_PCIE_LTR_CAP_BASE_IDX                                                    5
2028#define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST                                                    0x104ca
2029#define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
2030#define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP                                                             0x104cb
2031#define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CAP_BASE_IDX                                                    5
2032#define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL                                                            0x104cb
2033#define regBIF_CFG_DEV0_EPF1_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
2034#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST                                                  0x104cc
2035#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST_BASE_IDX                                         5
2036#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP                                                           0x104cd
2037#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CAP_BASE_IDX                                                  5
2038#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL                                                       0x104ce
2039#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_CONTROL_BASE_IDX                                              5
2040#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS                                                        0x104ce
2041#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_STATUS_BASE_IDX                                               5
2042#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS                                                   0x104cf
2043#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_INITIAL_VFS_BASE_IDX                                          5
2044#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS                                                     0x104cf
2045#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_TOTAL_VFS_BASE_IDX                                            5
2046#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS                                                       0x104d0
2047#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_NUM_VFS_BASE_IDX                                              5
2048#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK                                                 0x104d0
2049#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX                                        5
2050#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET                                               0x104d1
2051#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX                                      5
2052#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE                                                     0x104d1
2053#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_STRIDE_BASE_IDX                                            5
2054#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID                                                  0x104d2
2055#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX                                         5
2056#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE                                           0x104d3
2057#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX                                  5
2058#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE                                              0x104d4
2059#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_BASE_IDX                                     5
2060#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0                                                0x104d5
2061#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0_BASE_IDX                                       5
2062#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1                                                0x104d6
2063#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1_BASE_IDX                                       5
2064#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2                                                0x104d7
2065#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2_BASE_IDX                                       5
2066#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3                                                0x104d8
2067#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3_BASE_IDX                                       5
2068#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4                                                0x104d9
2069#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4_BASE_IDX                                       5
2070#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5                                                0x104da
2071#define regBIF_CFG_DEV0_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5_BASE_IDX                                       5
2072#define regBIF_CFG_DEV0_EPF1_0_PCIE_DLF_ENH_CAP_LIST                                                    0x10500
2073#define regBIF_CFG_DEV0_EPF1_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                           5
2074#define regBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_CAP                                                    0x10501
2075#define regBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                           5
2076#define regBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_STATUS                                                 0x10502
2077#define regBIF_CFG_DEV0_EPF1_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                        5
2078#define regBIF_CFG_DEV0_EPF1_0_PCIE_PHY_16GT_ENH_CAP_LIST                                               0x10504
2079#define regBIF_CFG_DEV0_EPF1_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                      5
2080#define regBIF_CFG_DEV0_EPF1_0_LINK_CAP_16GT                                                            0x10505
2081#define regBIF_CFG_DEV0_EPF1_0_LINK_CAP_16GT_BASE_IDX                                                   5
2082#define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL_16GT                                                           0x10506
2083#define regBIF_CFG_DEV0_EPF1_0_LINK_CNTL_16GT_BASE_IDX                                                  5
2084#define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS_16GT                                                         0x10507
2085#define regBIF_CFG_DEV0_EPF1_0_LINK_STATUS_16GT_BASE_IDX                                                5
2086#define regBIF_CFG_DEV0_EPF1_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                        0x10508
2087#define regBIF_CFG_DEV0_EPF1_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                               5
2088#define regBIF_CFG_DEV0_EPF1_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                         0x10509
2089#define regBIF_CFG_DEV0_EPF1_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
2090#define regBIF_CFG_DEV0_EPF1_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                         0x1050a
2091#define regBIF_CFG_DEV0_EPF1_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
2092#define regBIF_CFG_DEV0_EPF1_0_LANE_0_EQUALIZATION_CNTL_16GT                                            0x1050c
2093#define regBIF_CFG_DEV0_EPF1_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
2094#define regBIF_CFG_DEV0_EPF1_0_LANE_1_EQUALIZATION_CNTL_16GT                                            0x1050c
2095#define regBIF_CFG_DEV0_EPF1_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
2096#define regBIF_CFG_DEV0_EPF1_0_LANE_2_EQUALIZATION_CNTL_16GT                                            0x1050c
2097#define regBIF_CFG_DEV0_EPF1_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
2098#define regBIF_CFG_DEV0_EPF1_0_LANE_3_EQUALIZATION_CNTL_16GT                                            0x1050c
2099#define regBIF_CFG_DEV0_EPF1_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
2100#define regBIF_CFG_DEV0_EPF1_0_LANE_4_EQUALIZATION_CNTL_16GT                                            0x1050d
2101#define regBIF_CFG_DEV0_EPF1_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
2102#define regBIF_CFG_DEV0_EPF1_0_LANE_5_EQUALIZATION_CNTL_16GT                                            0x1050d
2103#define regBIF_CFG_DEV0_EPF1_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
2104#define regBIF_CFG_DEV0_EPF1_0_LANE_6_EQUALIZATION_CNTL_16GT                                            0x1050d
2105#define regBIF_CFG_DEV0_EPF1_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
2106#define regBIF_CFG_DEV0_EPF1_0_LANE_7_EQUALIZATION_CNTL_16GT                                            0x1050d
2107#define regBIF_CFG_DEV0_EPF1_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
2108#define regBIF_CFG_DEV0_EPF1_0_LANE_8_EQUALIZATION_CNTL_16GT                                            0x1050e
2109#define regBIF_CFG_DEV0_EPF1_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
2110#define regBIF_CFG_DEV0_EPF1_0_LANE_9_EQUALIZATION_CNTL_16GT                                            0x1050e
2111#define regBIF_CFG_DEV0_EPF1_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
2112#define regBIF_CFG_DEV0_EPF1_0_LANE_10_EQUALIZATION_CNTL_16GT                                           0x1050e
2113#define regBIF_CFG_DEV0_EPF1_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
2114#define regBIF_CFG_DEV0_EPF1_0_LANE_11_EQUALIZATION_CNTL_16GT                                           0x1050e
2115#define regBIF_CFG_DEV0_EPF1_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
2116#define regBIF_CFG_DEV0_EPF1_0_LANE_12_EQUALIZATION_CNTL_16GT                                           0x1050f
2117#define regBIF_CFG_DEV0_EPF1_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
2118#define regBIF_CFG_DEV0_EPF1_0_LANE_13_EQUALIZATION_CNTL_16GT                                           0x1050f
2119#define regBIF_CFG_DEV0_EPF1_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
2120#define regBIF_CFG_DEV0_EPF1_0_LANE_14_EQUALIZATION_CNTL_16GT                                           0x1050f
2121#define regBIF_CFG_DEV0_EPF1_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
2122#define regBIF_CFG_DEV0_EPF1_0_LANE_15_EQUALIZATION_CNTL_16GT                                           0x1050f
2123#define regBIF_CFG_DEV0_EPF1_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
2124#define regBIF_CFG_DEV0_EPF1_0_PCIE_MARGINING_ENH_CAP_LIST                                              0x10514
2125#define regBIF_CFG_DEV0_EPF1_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                     5
2126#define regBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_CAP                                                       0x10515
2127#define regBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_CAP_BASE_IDX                                              5
2128#define regBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_STATUS                                                    0x10515
2129#define regBIF_CFG_DEV0_EPF1_0_MARGINING_PORT_STATUS_BASE_IDX                                           5
2130#define regBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_CNTL                                               0x10516
2131#define regBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                      5
2132#define regBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_STATUS                                             0x10516
2133#define regBIF_CFG_DEV0_EPF1_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                    5
2134#define regBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_CNTL                                               0x10517
2135#define regBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                      5
2136#define regBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_STATUS                                             0x10517
2137#define regBIF_CFG_DEV0_EPF1_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                    5
2138#define regBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_CNTL                                               0x10518
2139#define regBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                      5
2140#define regBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_STATUS                                             0x10518
2141#define regBIF_CFG_DEV0_EPF1_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                    5
2142#define regBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_CNTL                                               0x10519
2143#define regBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                      5
2144#define regBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_STATUS                                             0x10519
2145#define regBIF_CFG_DEV0_EPF1_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                    5
2146#define regBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_CNTL                                               0x1051a
2147#define regBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                      5
2148#define regBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_STATUS                                             0x1051a
2149#define regBIF_CFG_DEV0_EPF1_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                    5
2150#define regBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_CNTL                                               0x1051b
2151#define regBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                      5
2152#define regBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_STATUS                                             0x1051b
2153#define regBIF_CFG_DEV0_EPF1_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                    5
2154#define regBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_CNTL                                               0x1051c
2155#define regBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                      5
2156#define regBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_STATUS                                             0x1051c
2157#define regBIF_CFG_DEV0_EPF1_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                    5
2158#define regBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_CNTL                                               0x1051d
2159#define regBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                      5
2160#define regBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_STATUS                                             0x1051d
2161#define regBIF_CFG_DEV0_EPF1_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                    5
2162#define regBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_CNTL                                               0x1051e
2163#define regBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                      5
2164#define regBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_STATUS                                             0x1051e
2165#define regBIF_CFG_DEV0_EPF1_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                    5
2166#define regBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_CNTL                                               0x1051f
2167#define regBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                      5
2168#define regBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_STATUS                                             0x1051f
2169#define regBIF_CFG_DEV0_EPF1_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                    5
2170#define regBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_CNTL                                              0x10520
2171#define regBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                     5
2172#define regBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_STATUS                                            0x10520
2173#define regBIF_CFG_DEV0_EPF1_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                   5
2174#define regBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_CNTL                                              0x10521
2175#define regBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                     5
2176#define regBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_STATUS                                            0x10521
2177#define regBIF_CFG_DEV0_EPF1_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                   5
2178#define regBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_CNTL                                              0x10522
2179#define regBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                     5
2180#define regBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_STATUS                                            0x10522
2181#define regBIF_CFG_DEV0_EPF1_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                   5
2182#define regBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_CNTL                                              0x10523
2183#define regBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                     5
2184#define regBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_STATUS                                            0x10523
2185#define regBIF_CFG_DEV0_EPF1_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                   5
2186#define regBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_CNTL                                              0x10524
2187#define regBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                     5
2188#define regBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_STATUS                                            0x10524
2189#define regBIF_CFG_DEV0_EPF1_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                   5
2190#define regBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_CNTL                                              0x10525
2191#define regBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                     5
2192#define regBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_STATUS                                            0x10525
2193#define regBIF_CFG_DEV0_EPF1_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                   5
2194#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST                                          0x10530
2195#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_BASE_IDX                                 5
2196#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP                                                  0x10531
2197#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP_BASE_IDX                                         5
2198#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CNTL                                                 0x10532
2199#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR1_CNTL_BASE_IDX                                        5
2200#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP                                                  0x10533
2201#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP_BASE_IDX                                         5
2202#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL                                                 0x10534
2203#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL_BASE_IDX                                        5
2204#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CAP                                                  0x10535
2205#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CAP_BASE_IDX                                         5
2206#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL                                                 0x10536
2207#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL_BASE_IDX                                        5
2208#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP                                                  0x10537
2209#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP_BASE_IDX                                         5
2210#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL                                                 0x10538
2211#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL_BASE_IDX                                        5
2212#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP                                                  0x10539
2213#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX                                         5
2214#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL                                                 0x1053a
2215#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL_BASE_IDX                                        5
2216#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP                                                  0x1053b
2217#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX                                         5
2218#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL                                                 0x1053c
2219#define regBIF_CFG_DEV0_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL_BASE_IDX                                        5
2220#define regBIF_CFG_DEV0_EPF1_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1055c
2221#define regBIF_CFG_DEV0_EPF1_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
2222#define regBIF_CFG_DEV0_EPF1_0_RTR_DATA1                                                                0x1055d
2223#define regBIF_CFG_DEV0_EPF1_0_RTR_DATA1_BASE_IDX                                                       5
2224#define regBIF_CFG_DEV0_EPF1_0_RTR_DATA2                                                                0x1055e
2225#define regBIF_CFG_DEV0_EPF1_0_RTR_DATA2_BASE_IDX                                                       5
2226
2227
2228// addressBlock: nbio_nbif0_bif_cfg_dev0_epf2_bifcfgdecp
2229// base address: 0x10142000
2230#define regBIF_CFG_DEV0_EPF2_0_VENDOR_ID                                                                0x10800
2231#define regBIF_CFG_DEV0_EPF2_0_VENDOR_ID_BASE_IDX                                                       5
2232#define regBIF_CFG_DEV0_EPF2_0_DEVICE_ID                                                                0x10800
2233#define regBIF_CFG_DEV0_EPF2_0_DEVICE_ID_BASE_IDX                                                       5
2234#define regBIF_CFG_DEV0_EPF2_0_COMMAND                                                                  0x10801
2235#define regBIF_CFG_DEV0_EPF2_0_COMMAND_BASE_IDX                                                         5
2236#define regBIF_CFG_DEV0_EPF2_0_STATUS                                                                   0x10801
2237#define regBIF_CFG_DEV0_EPF2_0_STATUS_BASE_IDX                                                          5
2238#define regBIF_CFG_DEV0_EPF2_0_REVISION_ID                                                              0x10802
2239#define regBIF_CFG_DEV0_EPF2_0_REVISION_ID_BASE_IDX                                                     5
2240#define regBIF_CFG_DEV0_EPF2_0_PROG_INTERFACE                                                           0x10802
2241#define regBIF_CFG_DEV0_EPF2_0_PROG_INTERFACE_BASE_IDX                                                  5
2242#define regBIF_CFG_DEV0_EPF2_0_SUB_CLASS                                                                0x10802
2243#define regBIF_CFG_DEV0_EPF2_0_SUB_CLASS_BASE_IDX                                                       5
2244#define regBIF_CFG_DEV0_EPF2_0_BASE_CLASS                                                               0x10802
2245#define regBIF_CFG_DEV0_EPF2_0_BASE_CLASS_BASE_IDX                                                      5
2246#define regBIF_CFG_DEV0_EPF2_0_CACHE_LINE                                                               0x10803
2247#define regBIF_CFG_DEV0_EPF2_0_CACHE_LINE_BASE_IDX                                                      5
2248#define regBIF_CFG_DEV0_EPF2_0_LATENCY                                                                  0x10803
2249#define regBIF_CFG_DEV0_EPF2_0_LATENCY_BASE_IDX                                                         5
2250#define regBIF_CFG_DEV0_EPF2_0_HEADER                                                                   0x10803
2251#define regBIF_CFG_DEV0_EPF2_0_HEADER_BASE_IDX                                                          5
2252#define regBIF_CFG_DEV0_EPF2_0_BIST                                                                     0x10803
2253#define regBIF_CFG_DEV0_EPF2_0_BIST_BASE_IDX                                                            5
2254#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_1                                                              0x10804
2255#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_1_BASE_IDX                                                     5
2256#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_2                                                              0x10805
2257#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_2_BASE_IDX                                                     5
2258#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_3                                                              0x10806
2259#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_3_BASE_IDX                                                     5
2260#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_4                                                              0x10807
2261#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_4_BASE_IDX                                                     5
2262#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_5                                                              0x10808
2263#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_5_BASE_IDX                                                     5
2264#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_6                                                              0x10809
2265#define regBIF_CFG_DEV0_EPF2_0_BASE_ADDR_6_BASE_IDX                                                     5
2266#define regBIF_CFG_DEV0_EPF2_0_ADAPTER_ID                                                               0x1080b
2267#define regBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_BASE_IDX                                                      5
2268#define regBIF_CFG_DEV0_EPF2_0_ROM_BASE_ADDR                                                            0x1080c
2269#define regBIF_CFG_DEV0_EPF2_0_ROM_BASE_ADDR_BASE_IDX                                                   5
2270#define regBIF_CFG_DEV0_EPF2_0_CAP_PTR                                                                  0x1080d
2271#define regBIF_CFG_DEV0_EPF2_0_CAP_PTR_BASE_IDX                                                         5
2272#define regBIF_CFG_DEV0_EPF2_0_INTERRUPT_LINE                                                           0x1080f
2273#define regBIF_CFG_DEV0_EPF2_0_INTERRUPT_LINE_BASE_IDX                                                  5
2274#define regBIF_CFG_DEV0_EPF2_0_INTERRUPT_PIN                                                            0x1080f
2275#define regBIF_CFG_DEV0_EPF2_0_INTERRUPT_PIN_BASE_IDX                                                   5
2276#define regBIF_CFG_DEV0_EPF2_0_MIN_GRANT                                                                0x1080f
2277#define regBIF_CFG_DEV0_EPF2_0_MIN_GRANT_BASE_IDX                                                       5
2278#define regBIF_CFG_DEV0_EPF2_0_MAX_LATENCY                                                              0x1080f
2279#define regBIF_CFG_DEV0_EPF2_0_MAX_LATENCY_BASE_IDX                                                     5
2280#define regBIF_CFG_DEV0_EPF2_0_VENDOR_CAP_LIST                                                          0x10812
2281#define regBIF_CFG_DEV0_EPF2_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
2282#define regBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_W                                                             0x10813
2283#define regBIF_CFG_DEV0_EPF2_0_ADAPTER_ID_W_BASE_IDX                                                    5
2284#define regBIF_CFG_DEV0_EPF2_0_PMI_CAP_LIST                                                             0x10814
2285#define regBIF_CFG_DEV0_EPF2_0_PMI_CAP_LIST_BASE_IDX                                                    5
2286#define regBIF_CFG_DEV0_EPF2_0_PMI_CAP                                                                  0x10814
2287#define regBIF_CFG_DEV0_EPF2_0_PMI_CAP_BASE_IDX                                                         5
2288#define regBIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL                                                          0x10815
2289#define regBIF_CFG_DEV0_EPF2_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
2290#define regBIF_CFG_DEV0_EPF2_0_SBRN                                                                     0x10818
2291#define regBIF_CFG_DEV0_EPF2_0_SBRN_BASE_IDX                                                            5
2292#define regBIF_CFG_DEV0_EPF2_0_FLADJ                                                                    0x10818
2293#define regBIF_CFG_DEV0_EPF2_0_FLADJ_BASE_IDX                                                           5
2294#define regBIF_CFG_DEV0_EPF2_0_DBESL_DBESLD                                                             0x10818
2295#define regBIF_CFG_DEV0_EPF2_0_DBESL_DBESLD_BASE_IDX                                                    5
2296#define regBIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST                                                            0x10819
2297#define regBIF_CFG_DEV0_EPF2_0_PCIE_CAP_LIST_BASE_IDX                                                   5
2298#define regBIF_CFG_DEV0_EPF2_0_PCIE_CAP                                                                 0x10819
2299#define regBIF_CFG_DEV0_EPF2_0_PCIE_CAP_BASE_IDX                                                        5
2300#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CAP                                                               0x1081a
2301#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CAP_BASE_IDX                                                      5
2302#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL                                                              0x1081b
2303#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL_BASE_IDX                                                     5
2304#define regBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS                                                            0x1081b
2305#define regBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS_BASE_IDX                                                   5
2306#define regBIF_CFG_DEV0_EPF2_0_LINK_CAP                                                                 0x1081c
2307#define regBIF_CFG_DEV0_EPF2_0_LINK_CAP_BASE_IDX                                                        5
2308#define regBIF_CFG_DEV0_EPF2_0_LINK_CNTL                                                                0x1081d
2309#define regBIF_CFG_DEV0_EPF2_0_LINK_CNTL_BASE_IDX                                                       5
2310#define regBIF_CFG_DEV0_EPF2_0_LINK_STATUS                                                              0x1081d
2311#define regBIF_CFG_DEV0_EPF2_0_LINK_STATUS_BASE_IDX                                                     5
2312#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CAP2                                                              0x10822
2313#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CAP2_BASE_IDX                                                     5
2314#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2                                                             0x10823
2315#define regBIF_CFG_DEV0_EPF2_0_DEVICE_CNTL2_BASE_IDX                                                    5
2316#define regBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2                                                           0x10823
2317#define regBIF_CFG_DEV0_EPF2_0_DEVICE_STATUS2_BASE_IDX                                                  5
2318#define regBIF_CFG_DEV0_EPF2_0_LINK_CAP2                                                                0x10824
2319#define regBIF_CFG_DEV0_EPF2_0_LINK_CAP2_BASE_IDX                                                       5
2320#define regBIF_CFG_DEV0_EPF2_0_LINK_CNTL2                                                               0x10825
2321#define regBIF_CFG_DEV0_EPF2_0_LINK_CNTL2_BASE_IDX                                                      5
2322#define regBIF_CFG_DEV0_EPF2_0_LINK_STATUS2                                                             0x10825
2323#define regBIF_CFG_DEV0_EPF2_0_LINK_STATUS2_BASE_IDX                                                    5
2324#define regBIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST                                                             0x10828
2325#define regBIF_CFG_DEV0_EPF2_0_MSI_CAP_LIST_BASE_IDX                                                    5
2326#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL                                                             0x10828
2327#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_CNTL_BASE_IDX                                                    5
2328#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO                                                          0x10829
2329#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
2330#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI                                                          0x1082a
2331#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
2332#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA                                                             0x1082a
2333#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_BASE_IDX                                                    5
2334#define regBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA                                                         0x1082a
2335#define regBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
2336#define regBIF_CFG_DEV0_EPF2_0_MSI_MASK                                                                 0x1082b
2337#define regBIF_CFG_DEV0_EPF2_0_MSI_MASK_BASE_IDX                                                        5
2338#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64                                                          0x1082b
2339#define regBIF_CFG_DEV0_EPF2_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
2340#define regBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_64                                                      0x1082b
2341#define regBIF_CFG_DEV0_EPF2_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
2342#define regBIF_CFG_DEV0_EPF2_0_MSI_MASK_64                                                              0x1082c
2343#define regBIF_CFG_DEV0_EPF2_0_MSI_MASK_64_BASE_IDX                                                     5
2344#define regBIF_CFG_DEV0_EPF2_0_MSI_PENDING                                                              0x1082c
2345#define regBIF_CFG_DEV0_EPF2_0_MSI_PENDING_BASE_IDX                                                     5
2346#define regBIF_CFG_DEV0_EPF2_0_MSI_PENDING_64                                                           0x1082d
2347#define regBIF_CFG_DEV0_EPF2_0_MSI_PENDING_64_BASE_IDX                                                  5
2348#define regBIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST                                                            0x10830
2349#define regBIF_CFG_DEV0_EPF2_0_MSIX_CAP_LIST_BASE_IDX                                                   5
2350#define regBIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL                                                            0x10830
2351#define regBIF_CFG_DEV0_EPF2_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
2352#define regBIF_CFG_DEV0_EPF2_0_MSIX_TABLE                                                               0x10831
2353#define regBIF_CFG_DEV0_EPF2_0_MSIX_TABLE_BASE_IDX                                                      5
2354#define regBIF_CFG_DEV0_EPF2_0_MSIX_PBA                                                                 0x10832
2355#define regBIF_CFG_DEV0_EPF2_0_MSIX_PBA_BASE_IDX                                                        5
2356#define regBIF_CFG_DEV0_EPF2_0_SATA_CAP_0                                                               0x10834
2357#define regBIF_CFG_DEV0_EPF2_0_SATA_CAP_0_BASE_IDX                                                      5
2358#define regBIF_CFG_DEV0_EPF2_0_SATA_CAP_1                                                               0x10835
2359#define regBIF_CFG_DEV0_EPF2_0_SATA_CAP_1_BASE_IDX                                                      5
2360#define regBIF_CFG_DEV0_EPF2_0_SATA_IDP_INDEX                                                           0x10836
2361#define regBIF_CFG_DEV0_EPF2_0_SATA_IDP_INDEX_BASE_IDX                                                  5
2362#define regBIF_CFG_DEV0_EPF2_0_SATA_IDP_DATA                                                            0x10837
2363#define regBIF_CFG_DEV0_EPF2_0_SATA_IDP_DATA_BASE_IDX                                                   5
2364#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x10840
2365#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
2366#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x10841
2367#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
2368#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1                                                    0x10842
2369#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
2370#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2                                                    0x10843
2371#define regBIF_CFG_DEV0_EPF2_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
2372#define regBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x10854
2373#define regBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
2374#define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS                                                   0x10855
2375#define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
2376#define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_MASK                                                     0x10856
2377#define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
2378#define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x10857
2379#define regBIF_CFG_DEV0_EPF2_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
2380#define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS                                                     0x10858
2381#define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
2382#define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK                                                       0x10859
2383#define regBIF_CFG_DEV0_EPF2_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
2384#define regBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1085a
2385#define regBIF_CFG_DEV0_EPF2_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
2386#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0                                                            0x1085b
2387#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
2388#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG1                                                            0x1085c
2389#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
2390#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2                                                            0x1085d
2391#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
2392#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3                                                            0x1085e
2393#define regBIF_CFG_DEV0_EPF2_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
2394#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0                                                     0x10862
2395#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
2396#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1                                                     0x10863
2397#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
2398#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2                                                     0x10864
2399#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
2400#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3                                                     0x10865
2401#define regBIF_CFG_DEV0_EPF2_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
2402#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST                                                    0x10880
2403#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
2404#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP                                                            0x10881
2405#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
2406#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL                                                           0x10882
2407#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
2408#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP                                                            0x10883
2409#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
2410#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL                                                           0x10884
2411#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
2412#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP                                                            0x10885
2413#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
2414#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL                                                           0x10886
2415#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
2416#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP                                                            0x10887
2417#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
2418#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL                                                           0x10888
2419#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
2420#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP                                                            0x10889
2421#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
2422#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL                                                           0x1088a
2423#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
2424#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP                                                            0x1088b
2425#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
2426#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL                                                           0x1088c
2427#define regBIF_CFG_DEV0_EPF2_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
2428#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x10890
2429#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
2430#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x10891
2431#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
2432#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA                                                     0x10892
2433#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
2434#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP                                                      0x10893
2435#define regBIF_CFG_DEV0_EPF2_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
2436#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST                                                    0x10894
2437#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
2438#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP                                                             0x10895
2439#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CAP_BASE_IDX                                                    5
2440#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR                                               0x10896
2441#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
2442#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS                                                          0x10897
2443#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
2444#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL                                                            0x10897
2445#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
2446#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x10898
2447#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
2448#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x10898
2449#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
2450#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x10898
2451#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
2452#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x10898
2453#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
2454#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x10899
2455#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
2456#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x10899
2457#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
2458#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x10899
2459#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
2460#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x10899
2461#define regBIF_CFG_DEV0_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
2462#define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST                                                    0x108a8
2463#define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
2464#define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP                                                             0x108a9
2465#define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CAP_BASE_IDX                                                    5
2466#define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL                                                            0x108a9
2467#define regBIF_CFG_DEV0_EPF2_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
2468#define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST                                                  0x108b4
2469#define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
2470#define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP                                                           0x108b5
2471#define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CAP_BASE_IDX                                                  5
2472#define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL                                                          0x108b5
2473#define regBIF_CFG_DEV0_EPF2_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
2474#define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST                                                    0x108ca
2475#define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
2476#define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP                                                             0x108cb
2477#define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CAP_BASE_IDX                                                    5
2478#define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL                                                            0x108cb
2479#define regBIF_CFG_DEV0_EPF2_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
2480#define regBIF_CFG_DEV0_EPF2_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1095c
2481#define regBIF_CFG_DEV0_EPF2_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
2482#define regBIF_CFG_DEV0_EPF2_0_RTR_DATA1                                                                0x1095d
2483#define regBIF_CFG_DEV0_EPF2_0_RTR_DATA1_BASE_IDX                                                       5
2484#define regBIF_CFG_DEV0_EPF2_0_RTR_DATA2                                                                0x1095e
2485#define regBIF_CFG_DEV0_EPF2_0_RTR_DATA2_BASE_IDX                                                       5
2486
2487
2488// addressBlock: nbio_nbif0_bif_cfg_dev0_epf3_bifcfgdecp
2489// base address: 0x10143000
2490#define regBIF_CFG_DEV0_EPF3_0_VENDOR_ID                                                                0x10c00
2491#define regBIF_CFG_DEV0_EPF3_0_VENDOR_ID_BASE_IDX                                                       5
2492#define regBIF_CFG_DEV0_EPF3_0_DEVICE_ID                                                                0x10c00
2493#define regBIF_CFG_DEV0_EPF3_0_DEVICE_ID_BASE_IDX                                                       5
2494#define regBIF_CFG_DEV0_EPF3_0_COMMAND                                                                  0x10c01
2495#define regBIF_CFG_DEV0_EPF3_0_COMMAND_BASE_IDX                                                         5
2496#define regBIF_CFG_DEV0_EPF3_0_STATUS                                                                   0x10c01
2497#define regBIF_CFG_DEV0_EPF3_0_STATUS_BASE_IDX                                                          5
2498#define regBIF_CFG_DEV0_EPF3_0_REVISION_ID                                                              0x10c02
2499#define regBIF_CFG_DEV0_EPF3_0_REVISION_ID_BASE_IDX                                                     5
2500#define regBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE                                                           0x10c02
2501#define regBIF_CFG_DEV0_EPF3_0_PROG_INTERFACE_BASE_IDX                                                  5
2502#define regBIF_CFG_DEV0_EPF3_0_SUB_CLASS                                                                0x10c02
2503#define regBIF_CFG_DEV0_EPF3_0_SUB_CLASS_BASE_IDX                                                       5
2504#define regBIF_CFG_DEV0_EPF3_0_BASE_CLASS                                                               0x10c02
2505#define regBIF_CFG_DEV0_EPF3_0_BASE_CLASS_BASE_IDX                                                      5
2506#define regBIF_CFG_DEV0_EPF3_0_CACHE_LINE                                                               0x10c03
2507#define regBIF_CFG_DEV0_EPF3_0_CACHE_LINE_BASE_IDX                                                      5
2508#define regBIF_CFG_DEV0_EPF3_0_LATENCY                                                                  0x10c03
2509#define regBIF_CFG_DEV0_EPF3_0_LATENCY_BASE_IDX                                                         5
2510#define regBIF_CFG_DEV0_EPF3_0_HEADER                                                                   0x10c03
2511#define regBIF_CFG_DEV0_EPF3_0_HEADER_BASE_IDX                                                          5
2512#define regBIF_CFG_DEV0_EPF3_0_BIST                                                                     0x10c03
2513#define regBIF_CFG_DEV0_EPF3_0_BIST_BASE_IDX                                                            5
2514#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_1                                                              0x10c04
2515#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_1_BASE_IDX                                                     5
2516#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2                                                              0x10c05
2517#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_2_BASE_IDX                                                     5
2518#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3                                                              0x10c06
2519#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_3_BASE_IDX                                                     5
2520#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4                                                              0x10c07
2521#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_4_BASE_IDX                                                     5
2522#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5                                                              0x10c08
2523#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_5_BASE_IDX                                                     5
2524#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6                                                              0x10c09
2525#define regBIF_CFG_DEV0_EPF3_0_BASE_ADDR_6_BASE_IDX                                                     5
2526#define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID                                                               0x10c0b
2527#define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_BASE_IDX                                                      5
2528#define regBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR                                                            0x10c0c
2529#define regBIF_CFG_DEV0_EPF3_0_ROM_BASE_ADDR_BASE_IDX                                                   5
2530#define regBIF_CFG_DEV0_EPF3_0_CAP_PTR                                                                  0x10c0d
2531#define regBIF_CFG_DEV0_EPF3_0_CAP_PTR_BASE_IDX                                                         5
2532#define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE                                                           0x10c0f
2533#define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_LINE_BASE_IDX                                                  5
2534#define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN                                                            0x10c0f
2535#define regBIF_CFG_DEV0_EPF3_0_INTERRUPT_PIN_BASE_IDX                                                   5
2536#define regBIF_CFG_DEV0_EPF3_0_MIN_GRANT                                                                0x10c0f
2537#define regBIF_CFG_DEV0_EPF3_0_MIN_GRANT_BASE_IDX                                                       5
2538#define regBIF_CFG_DEV0_EPF3_0_MAX_LATENCY                                                              0x10c0f
2539#define regBIF_CFG_DEV0_EPF3_0_MAX_LATENCY_BASE_IDX                                                     5
2540#define regBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST                                                          0x10c12
2541#define regBIF_CFG_DEV0_EPF3_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
2542#define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W                                                             0x10c13
2543#define regBIF_CFG_DEV0_EPF3_0_ADAPTER_ID_W_BASE_IDX                                                    5
2544#define regBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST                                                             0x10c14
2545#define regBIF_CFG_DEV0_EPF3_0_PMI_CAP_LIST_BASE_IDX                                                    5
2546#define regBIF_CFG_DEV0_EPF3_0_PMI_CAP                                                                  0x10c14
2547#define regBIF_CFG_DEV0_EPF3_0_PMI_CAP_BASE_IDX                                                         5
2548#define regBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL                                                          0x10c15
2549#define regBIF_CFG_DEV0_EPF3_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
2550#define regBIF_CFG_DEV0_EPF3_0_SBRN                                                                     0x10c18
2551#define regBIF_CFG_DEV0_EPF3_0_SBRN_BASE_IDX                                                            5
2552#define regBIF_CFG_DEV0_EPF3_0_FLADJ                                                                    0x10c18
2553#define regBIF_CFG_DEV0_EPF3_0_FLADJ_BASE_IDX                                                           5
2554#define regBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD                                                             0x10c18
2555#define regBIF_CFG_DEV0_EPF3_0_DBESL_DBESLD_BASE_IDX                                                    5
2556#define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST                                                            0x10c19
2557#define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP_LIST_BASE_IDX                                                   5
2558#define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP                                                                 0x10c19
2559#define regBIF_CFG_DEV0_EPF3_0_PCIE_CAP_BASE_IDX                                                        5
2560#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP                                                               0x10c1a
2561#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP_BASE_IDX                                                      5
2562#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL                                                              0x10c1b
2563#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL_BASE_IDX                                                     5
2564#define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS                                                            0x10c1b
2565#define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS_BASE_IDX                                                   5
2566#define regBIF_CFG_DEV0_EPF3_0_LINK_CAP                                                                 0x10c1c
2567#define regBIF_CFG_DEV0_EPF3_0_LINK_CAP_BASE_IDX                                                        5
2568#define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL                                                                0x10c1d
2569#define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL_BASE_IDX                                                       5
2570#define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS                                                              0x10c1d
2571#define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS_BASE_IDX                                                     5
2572#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2                                                              0x10c22
2573#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CAP2_BASE_IDX                                                     5
2574#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2                                                             0x10c23
2575#define regBIF_CFG_DEV0_EPF3_0_DEVICE_CNTL2_BASE_IDX                                                    5
2576#define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2                                                           0x10c23
2577#define regBIF_CFG_DEV0_EPF3_0_DEVICE_STATUS2_BASE_IDX                                                  5
2578#define regBIF_CFG_DEV0_EPF3_0_LINK_CAP2                                                                0x10c24
2579#define regBIF_CFG_DEV0_EPF3_0_LINK_CAP2_BASE_IDX                                                       5
2580#define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL2                                                               0x10c25
2581#define regBIF_CFG_DEV0_EPF3_0_LINK_CNTL2_BASE_IDX                                                      5
2582#define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS2                                                             0x10c25
2583#define regBIF_CFG_DEV0_EPF3_0_LINK_STATUS2_BASE_IDX                                                    5
2584#define regBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST                                                             0x10c28
2585#define regBIF_CFG_DEV0_EPF3_0_MSI_CAP_LIST_BASE_IDX                                                    5
2586#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL                                                             0x10c28
2587#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_CNTL_BASE_IDX                                                    5
2588#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO                                                          0x10c29
2589#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
2590#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI                                                          0x10c2a
2591#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
2592#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA                                                             0x10c2a
2593#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_BASE_IDX                                                    5
2594#define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA                                                         0x10c2a
2595#define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
2596#define regBIF_CFG_DEV0_EPF3_0_MSI_MASK                                                                 0x10c2b
2597#define regBIF_CFG_DEV0_EPF3_0_MSI_MASK_BASE_IDX                                                        5
2598#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64                                                          0x10c2b
2599#define regBIF_CFG_DEV0_EPF3_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
2600#define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_64                                                      0x10c2b
2601#define regBIF_CFG_DEV0_EPF3_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
2602#define regBIF_CFG_DEV0_EPF3_0_MSI_MASK_64                                                              0x10c2c
2603#define regBIF_CFG_DEV0_EPF3_0_MSI_MASK_64_BASE_IDX                                                     5
2604#define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING                                                              0x10c2c
2605#define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING_BASE_IDX                                                     5
2606#define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64                                                           0x10c2d
2607#define regBIF_CFG_DEV0_EPF3_0_MSI_PENDING_64_BASE_IDX                                                  5
2608#define regBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST                                                            0x10c30
2609#define regBIF_CFG_DEV0_EPF3_0_MSIX_CAP_LIST_BASE_IDX                                                   5
2610#define regBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL                                                            0x10c30
2611#define regBIF_CFG_DEV0_EPF3_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
2612#define regBIF_CFG_DEV0_EPF3_0_MSIX_TABLE                                                               0x10c31
2613#define regBIF_CFG_DEV0_EPF3_0_MSIX_TABLE_BASE_IDX                                                      5
2614#define regBIF_CFG_DEV0_EPF3_0_MSIX_PBA                                                                 0x10c32
2615#define regBIF_CFG_DEV0_EPF3_0_MSIX_PBA_BASE_IDX                                                        5
2616#define regBIF_CFG_DEV0_EPF3_0_SATA_CAP_0                                                               0x10c34
2617#define regBIF_CFG_DEV0_EPF3_0_SATA_CAP_0_BASE_IDX                                                      5
2618#define regBIF_CFG_DEV0_EPF3_0_SATA_CAP_1                                                               0x10c35
2619#define regBIF_CFG_DEV0_EPF3_0_SATA_CAP_1_BASE_IDX                                                      5
2620#define regBIF_CFG_DEV0_EPF3_0_SATA_IDP_INDEX                                                           0x10c36
2621#define regBIF_CFG_DEV0_EPF3_0_SATA_IDP_INDEX_BASE_IDX                                                  5
2622#define regBIF_CFG_DEV0_EPF3_0_SATA_IDP_DATA                                                            0x10c37
2623#define regBIF_CFG_DEV0_EPF3_0_SATA_IDP_DATA_BASE_IDX                                                   5
2624#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x10c40
2625#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
2626#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x10c41
2627#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
2628#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1                                                    0x10c42
2629#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
2630#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2                                                    0x10c43
2631#define regBIF_CFG_DEV0_EPF3_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
2632#define regBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x10c54
2633#define regBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
2634#define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS                                                   0x10c55
2635#define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
2636#define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK                                                     0x10c56
2637#define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
2638#define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x10c57
2639#define regBIF_CFG_DEV0_EPF3_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
2640#define regBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS                                                     0x10c58
2641#define regBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
2642#define regBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK                                                       0x10c59
2643#define regBIF_CFG_DEV0_EPF3_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
2644#define regBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x10c5a
2645#define regBIF_CFG_DEV0_EPF3_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
2646#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0                                                            0x10c5b
2647#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
2648#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1                                                            0x10c5c
2649#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
2650#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2                                                            0x10c5d
2651#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
2652#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3                                                            0x10c5e
2653#define regBIF_CFG_DEV0_EPF3_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
2654#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0                                                     0x10c62
2655#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
2656#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1                                                     0x10c63
2657#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
2658#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2                                                     0x10c64
2659#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
2660#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3                                                     0x10c65
2661#define regBIF_CFG_DEV0_EPF3_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
2662#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST                                                    0x10c80
2663#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
2664#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP                                                            0x10c81
2665#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
2666#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL                                                           0x10c82
2667#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
2668#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP                                                            0x10c83
2669#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
2670#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL                                                           0x10c84
2671#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
2672#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP                                                            0x10c85
2673#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
2674#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL                                                           0x10c86
2675#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
2676#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP                                                            0x10c87
2677#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
2678#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL                                                           0x10c88
2679#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
2680#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP                                                            0x10c89
2681#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
2682#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL                                                           0x10c8a
2683#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
2684#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP                                                            0x10c8b
2685#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
2686#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL                                                           0x10c8c
2687#define regBIF_CFG_DEV0_EPF3_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
2688#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x10c90
2689#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
2690#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x10c91
2691#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
2692#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA                                                     0x10c92
2693#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
2694#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP                                                      0x10c93
2695#define regBIF_CFG_DEV0_EPF3_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
2696#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST                                                    0x10c94
2697#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
2698#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP                                                             0x10c95
2699#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CAP_BASE_IDX                                                    5
2700#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR                                               0x10c96
2701#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
2702#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS                                                          0x10c97
2703#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
2704#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL                                                            0x10c97
2705#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
2706#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x10c98
2707#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
2708#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x10c98
2709#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
2710#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x10c98
2711#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
2712#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x10c98
2713#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
2714#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x10c99
2715#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
2716#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x10c99
2717#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
2718#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x10c99
2719#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
2720#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x10c99
2721#define regBIF_CFG_DEV0_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
2722#define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST                                                    0x10ca8
2723#define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
2724#define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP                                                             0x10ca9
2725#define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CAP_BASE_IDX                                                    5
2726#define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL                                                            0x10ca9
2727#define regBIF_CFG_DEV0_EPF3_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
2728#define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST                                                  0x10cb4
2729#define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
2730#define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP                                                           0x10cb5
2731#define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CAP_BASE_IDX                                                  5
2732#define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL                                                          0x10cb5
2733#define regBIF_CFG_DEV0_EPF3_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
2734#define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST                                                    0x10cca
2735#define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
2736#define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP                                                             0x10ccb
2737#define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CAP_BASE_IDX                                                    5
2738#define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL                                                            0x10ccb
2739#define regBIF_CFG_DEV0_EPF3_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
2740#define regBIF_CFG_DEV0_EPF3_0_PCIE_RTR_ENH_CAP_LIST                                                    0x10d5c
2741#define regBIF_CFG_DEV0_EPF3_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
2742#define regBIF_CFG_DEV0_EPF3_0_RTR_DATA1                                                                0x10d5d
2743#define regBIF_CFG_DEV0_EPF3_0_RTR_DATA1_BASE_IDX                                                       5
2744#define regBIF_CFG_DEV0_EPF3_0_RTR_DATA2                                                                0x10d5e
2745#define regBIF_CFG_DEV0_EPF3_0_RTR_DATA2_BASE_IDX                                                       5
2746
2747
2748// addressBlock: nbio_nbif0_bif_cfg_dev0_epf4_bifcfgdecp
2749// base address: 0x10144000
2750#define regBIF_CFG_DEV0_EPF4_0_VENDOR_ID                                                                0x11000
2751#define regBIF_CFG_DEV0_EPF4_0_VENDOR_ID_BASE_IDX                                                       5
2752#define regBIF_CFG_DEV0_EPF4_0_DEVICE_ID                                                                0x11000
2753#define regBIF_CFG_DEV0_EPF4_0_DEVICE_ID_BASE_IDX                                                       5
2754#define regBIF_CFG_DEV0_EPF4_0_COMMAND                                                                  0x11001
2755#define regBIF_CFG_DEV0_EPF4_0_COMMAND_BASE_IDX                                                         5
2756#define regBIF_CFG_DEV0_EPF4_0_STATUS                                                                   0x11001
2757#define regBIF_CFG_DEV0_EPF4_0_STATUS_BASE_IDX                                                          5
2758#define regBIF_CFG_DEV0_EPF4_0_REVISION_ID                                                              0x11002
2759#define regBIF_CFG_DEV0_EPF4_0_REVISION_ID_BASE_IDX                                                     5
2760#define regBIF_CFG_DEV0_EPF4_0_PROG_INTERFACE                                                           0x11002
2761#define regBIF_CFG_DEV0_EPF4_0_PROG_INTERFACE_BASE_IDX                                                  5
2762#define regBIF_CFG_DEV0_EPF4_0_SUB_CLASS                                                                0x11002
2763#define regBIF_CFG_DEV0_EPF4_0_SUB_CLASS_BASE_IDX                                                       5
2764#define regBIF_CFG_DEV0_EPF4_0_BASE_CLASS                                                               0x11002
2765#define regBIF_CFG_DEV0_EPF4_0_BASE_CLASS_BASE_IDX                                                      5
2766#define regBIF_CFG_DEV0_EPF4_0_CACHE_LINE                                                               0x11003
2767#define regBIF_CFG_DEV0_EPF4_0_CACHE_LINE_BASE_IDX                                                      5
2768#define regBIF_CFG_DEV0_EPF4_0_LATENCY                                                                  0x11003
2769#define regBIF_CFG_DEV0_EPF4_0_LATENCY_BASE_IDX                                                         5
2770#define regBIF_CFG_DEV0_EPF4_0_HEADER                                                                   0x11003
2771#define regBIF_CFG_DEV0_EPF4_0_HEADER_BASE_IDX                                                          5
2772#define regBIF_CFG_DEV0_EPF4_0_BIST                                                                     0x11003
2773#define regBIF_CFG_DEV0_EPF4_0_BIST_BASE_IDX                                                            5
2774#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_1                                                              0x11004
2775#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_1_BASE_IDX                                                     5
2776#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_2                                                              0x11005
2777#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_2_BASE_IDX                                                     5
2778#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_3                                                              0x11006
2779#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_3_BASE_IDX                                                     5
2780#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_4                                                              0x11007
2781#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_4_BASE_IDX                                                     5
2782#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_5                                                              0x11008
2783#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_5_BASE_IDX                                                     5
2784#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_6                                                              0x11009
2785#define regBIF_CFG_DEV0_EPF4_0_BASE_ADDR_6_BASE_IDX                                                     5
2786#define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID                                                               0x1100b
2787#define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_BASE_IDX                                                      5
2788#define regBIF_CFG_DEV0_EPF4_0_ROM_BASE_ADDR                                                            0x1100c
2789#define regBIF_CFG_DEV0_EPF4_0_ROM_BASE_ADDR_BASE_IDX                                                   5
2790#define regBIF_CFG_DEV0_EPF4_0_CAP_PTR                                                                  0x1100d
2791#define regBIF_CFG_DEV0_EPF4_0_CAP_PTR_BASE_IDX                                                         5
2792#define regBIF_CFG_DEV0_EPF4_0_INTERRUPT_LINE                                                           0x1100f
2793#define regBIF_CFG_DEV0_EPF4_0_INTERRUPT_LINE_BASE_IDX                                                  5
2794#define regBIF_CFG_DEV0_EPF4_0_INTERRUPT_PIN                                                            0x1100f
2795#define regBIF_CFG_DEV0_EPF4_0_INTERRUPT_PIN_BASE_IDX                                                   5
2796#define regBIF_CFG_DEV0_EPF4_0_MIN_GRANT                                                                0x1100f
2797#define regBIF_CFG_DEV0_EPF4_0_MIN_GRANT_BASE_IDX                                                       5
2798#define regBIF_CFG_DEV0_EPF4_0_MAX_LATENCY                                                              0x1100f
2799#define regBIF_CFG_DEV0_EPF4_0_MAX_LATENCY_BASE_IDX                                                     5
2800#define regBIF_CFG_DEV0_EPF4_0_VENDOR_CAP_LIST                                                          0x11012
2801#define regBIF_CFG_DEV0_EPF4_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
2802#define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_W                                                             0x11013
2803#define regBIF_CFG_DEV0_EPF4_0_ADAPTER_ID_W_BASE_IDX                                                    5
2804#define regBIF_CFG_DEV0_EPF4_0_PMI_CAP_LIST                                                             0x11014
2805#define regBIF_CFG_DEV0_EPF4_0_PMI_CAP_LIST_BASE_IDX                                                    5
2806#define regBIF_CFG_DEV0_EPF4_0_PMI_CAP                                                                  0x11014
2807#define regBIF_CFG_DEV0_EPF4_0_PMI_CAP_BASE_IDX                                                         5
2808#define regBIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL                                                          0x11015
2809#define regBIF_CFG_DEV0_EPF4_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
2810#define regBIF_CFG_DEV0_EPF4_0_SBRN                                                                     0x11018
2811#define regBIF_CFG_DEV0_EPF4_0_SBRN_BASE_IDX                                                            5
2812#define regBIF_CFG_DEV0_EPF4_0_FLADJ                                                                    0x11018
2813#define regBIF_CFG_DEV0_EPF4_0_FLADJ_BASE_IDX                                                           5
2814#define regBIF_CFG_DEV0_EPF4_0_DBESL_DBESLD                                                             0x11018
2815#define regBIF_CFG_DEV0_EPF4_0_DBESL_DBESLD_BASE_IDX                                                    5
2816#define regBIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST                                                            0x11019
2817#define regBIF_CFG_DEV0_EPF4_0_PCIE_CAP_LIST_BASE_IDX                                                   5
2818#define regBIF_CFG_DEV0_EPF4_0_PCIE_CAP                                                                 0x11019
2819#define regBIF_CFG_DEV0_EPF4_0_PCIE_CAP_BASE_IDX                                                        5
2820#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CAP                                                               0x1101a
2821#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CAP_BASE_IDX                                                      5
2822#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL                                                              0x1101b
2823#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL_BASE_IDX                                                     5
2824#define regBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS                                                            0x1101b
2825#define regBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS_BASE_IDX                                                   5
2826#define regBIF_CFG_DEV0_EPF4_0_LINK_CAP                                                                 0x1101c
2827#define regBIF_CFG_DEV0_EPF4_0_LINK_CAP_BASE_IDX                                                        5
2828#define regBIF_CFG_DEV0_EPF4_0_LINK_CNTL                                                                0x1101d
2829#define regBIF_CFG_DEV0_EPF4_0_LINK_CNTL_BASE_IDX                                                       5
2830#define regBIF_CFG_DEV0_EPF4_0_LINK_STATUS                                                              0x1101d
2831#define regBIF_CFG_DEV0_EPF4_0_LINK_STATUS_BASE_IDX                                                     5
2832#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CAP2                                                              0x11022
2833#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CAP2_BASE_IDX                                                     5
2834#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL2                                                             0x11023
2835#define regBIF_CFG_DEV0_EPF4_0_DEVICE_CNTL2_BASE_IDX                                                    5
2836#define regBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS2                                                           0x11023
2837#define regBIF_CFG_DEV0_EPF4_0_DEVICE_STATUS2_BASE_IDX                                                  5
2838#define regBIF_CFG_DEV0_EPF4_0_LINK_CAP2                                                                0x11024
2839#define regBIF_CFG_DEV0_EPF4_0_LINK_CAP2_BASE_IDX                                                       5
2840#define regBIF_CFG_DEV0_EPF4_0_LINK_CNTL2                                                               0x11025
2841#define regBIF_CFG_DEV0_EPF4_0_LINK_CNTL2_BASE_IDX                                                      5
2842#define regBIF_CFG_DEV0_EPF4_0_LINK_STATUS2                                                             0x11025
2843#define regBIF_CFG_DEV0_EPF4_0_LINK_STATUS2_BASE_IDX                                                    5
2844#define regBIF_CFG_DEV0_EPF4_0_MSI_CAP_LIST                                                             0x11028
2845#define regBIF_CFG_DEV0_EPF4_0_MSI_CAP_LIST_BASE_IDX                                                    5
2846#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL                                                             0x11028
2847#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_CNTL_BASE_IDX                                                    5
2848#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_LO                                                          0x11029
2849#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
2850#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_HI                                                          0x1102a
2851#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
2852#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA                                                             0x1102a
2853#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_BASE_IDX                                                    5
2854#define regBIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA                                                         0x1102a
2855#define regBIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
2856#define regBIF_CFG_DEV0_EPF4_0_MSI_MASK                                                                 0x1102b
2857#define regBIF_CFG_DEV0_EPF4_0_MSI_MASK_BASE_IDX                                                        5
2858#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_64                                                          0x1102b
2859#define regBIF_CFG_DEV0_EPF4_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
2860#define regBIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA_64                                                      0x1102b
2861#define regBIF_CFG_DEV0_EPF4_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
2862#define regBIF_CFG_DEV0_EPF4_0_MSI_MASK_64                                                              0x1102c
2863#define regBIF_CFG_DEV0_EPF4_0_MSI_MASK_64_BASE_IDX                                                     5
2864#define regBIF_CFG_DEV0_EPF4_0_MSI_PENDING                                                              0x1102c
2865#define regBIF_CFG_DEV0_EPF4_0_MSI_PENDING_BASE_IDX                                                     5
2866#define regBIF_CFG_DEV0_EPF4_0_MSI_PENDING_64                                                           0x1102d
2867#define regBIF_CFG_DEV0_EPF4_0_MSI_PENDING_64_BASE_IDX                                                  5
2868#define regBIF_CFG_DEV0_EPF4_0_MSIX_CAP_LIST                                                            0x11030
2869#define regBIF_CFG_DEV0_EPF4_0_MSIX_CAP_LIST_BASE_IDX                                                   5
2870#define regBIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL                                                            0x11030
2871#define regBIF_CFG_DEV0_EPF4_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
2872#define regBIF_CFG_DEV0_EPF4_0_MSIX_TABLE                                                               0x11031
2873#define regBIF_CFG_DEV0_EPF4_0_MSIX_TABLE_BASE_IDX                                                      5
2874#define regBIF_CFG_DEV0_EPF4_0_MSIX_PBA                                                                 0x11032
2875#define regBIF_CFG_DEV0_EPF4_0_MSIX_PBA_BASE_IDX                                                        5
2876#define regBIF_CFG_DEV0_EPF4_0_SATA_CAP_0                                                               0x11034
2877#define regBIF_CFG_DEV0_EPF4_0_SATA_CAP_0_BASE_IDX                                                      5
2878#define regBIF_CFG_DEV0_EPF4_0_SATA_CAP_1                                                               0x11035
2879#define regBIF_CFG_DEV0_EPF4_0_SATA_CAP_1_BASE_IDX                                                      5
2880#define regBIF_CFG_DEV0_EPF4_0_SATA_IDP_INDEX                                                           0x11036
2881#define regBIF_CFG_DEV0_EPF4_0_SATA_IDP_INDEX_BASE_IDX                                                  5
2882#define regBIF_CFG_DEV0_EPF4_0_SATA_IDP_DATA                                                            0x11037
2883#define regBIF_CFG_DEV0_EPF4_0_SATA_IDP_DATA_BASE_IDX                                                   5
2884#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x11040
2885#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
2886#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x11041
2887#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
2888#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC1                                                    0x11042
2889#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
2890#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC2                                                    0x11043
2891#define regBIF_CFG_DEV0_EPF4_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
2892#define regBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x11054
2893#define regBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
2894#define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_STATUS                                                   0x11055
2895#define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
2896#define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_MASK                                                     0x11056
2897#define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
2898#define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x11057
2899#define regBIF_CFG_DEV0_EPF4_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
2900#define regBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_STATUS                                                     0x11058
2901#define regBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
2902#define regBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_MASK                                                       0x11059
2903#define regBIF_CFG_DEV0_EPF4_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
2904#define regBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1105a
2905#define regBIF_CFG_DEV0_EPF4_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
2906#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG0                                                            0x1105b
2907#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
2908#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG1                                                            0x1105c
2909#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
2910#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG2                                                            0x1105d
2911#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
2912#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG3                                                            0x1105e
2913#define regBIF_CFG_DEV0_EPF4_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
2914#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG0                                                     0x11062
2915#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
2916#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG1                                                     0x11063
2917#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
2918#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG2                                                     0x11064
2919#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
2920#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG3                                                     0x11065
2921#define regBIF_CFG_DEV0_EPF4_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
2922#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR_ENH_CAP_LIST                                                    0x11080
2923#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
2924#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CAP                                                            0x11081
2925#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
2926#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CNTL                                                           0x11082
2927#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
2928#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CAP                                                            0x11083
2929#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
2930#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CNTL                                                           0x11084
2931#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
2932#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CAP                                                            0x11085
2933#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
2934#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CNTL                                                           0x11086
2935#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
2936#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CAP                                                            0x11087
2937#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
2938#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CNTL                                                           0x11088
2939#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
2940#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CAP                                                            0x11089
2941#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
2942#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CNTL                                                           0x1108a
2943#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
2944#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CAP                                                            0x1108b
2945#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
2946#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL                                                           0x1108c
2947#define regBIF_CFG_DEV0_EPF4_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
2948#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x11090
2949#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
2950#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x11091
2951#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
2952#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA                                                     0x11092
2953#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
2954#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_CAP                                                      0x11093
2955#define regBIF_CFG_DEV0_EPF4_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
2956#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_ENH_CAP_LIST                                                    0x11094
2957#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
2958#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CAP                                                             0x11095
2959#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CAP_BASE_IDX                                                    5
2960#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_LATENCY_INDICATOR                                               0x11096
2961#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
2962#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_STATUS                                                          0x11097
2963#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
2964#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CNTL                                                            0x11097
2965#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
2966#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x11098
2967#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
2968#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x11098
2969#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
2970#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x11098
2971#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
2972#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x11098
2973#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
2974#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x11099
2975#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
2976#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x11099
2977#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
2978#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x11099
2979#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
2980#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x11099
2981#define regBIF_CFG_DEV0_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
2982#define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_ENH_CAP_LIST                                                    0x110a8
2983#define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
2984#define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP                                                             0x110a9
2985#define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CAP_BASE_IDX                                                    5
2986#define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL                                                            0x110a9
2987#define regBIF_CFG_DEV0_EPF4_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
2988#define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_ENH_CAP_LIST                                                  0x110b4
2989#define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
2990#define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_CAP                                                           0x110b5
2991#define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_CAP_BASE_IDX                                                  5
2992#define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_CNTL                                                          0x110b5
2993#define regBIF_CFG_DEV0_EPF4_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
2994#define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST                                                    0x110ca
2995#define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
2996#define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP                                                             0x110cb
2997#define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CAP_BASE_IDX                                                    5
2998#define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL                                                            0x110cb
2999#define regBIF_CFG_DEV0_EPF4_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
3000#define regBIF_CFG_DEV0_EPF4_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1115c
3001#define regBIF_CFG_DEV0_EPF4_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
3002#define regBIF_CFG_DEV0_EPF4_0_RTR_DATA1                                                                0x1115d
3003#define regBIF_CFG_DEV0_EPF4_0_RTR_DATA1_BASE_IDX                                                       5
3004#define regBIF_CFG_DEV0_EPF4_0_RTR_DATA2                                                                0x1115e
3005#define regBIF_CFG_DEV0_EPF4_0_RTR_DATA2_BASE_IDX                                                       5
3006
3007
3008// addressBlock: nbio_nbif0_bif_cfg_dev0_epf5_bifcfgdecp
3009// base address: 0x10145000
3010#define regBIF_CFG_DEV0_EPF5_0_VENDOR_ID                                                                0x11400
3011#define regBIF_CFG_DEV0_EPF5_0_VENDOR_ID_BASE_IDX                                                       5
3012#define regBIF_CFG_DEV0_EPF5_0_DEVICE_ID                                                                0x11400
3013#define regBIF_CFG_DEV0_EPF5_0_DEVICE_ID_BASE_IDX                                                       5
3014#define regBIF_CFG_DEV0_EPF5_0_COMMAND                                                                  0x11401
3015#define regBIF_CFG_DEV0_EPF5_0_COMMAND_BASE_IDX                                                         5
3016#define regBIF_CFG_DEV0_EPF5_0_STATUS                                                                   0x11401
3017#define regBIF_CFG_DEV0_EPF5_0_STATUS_BASE_IDX                                                          5
3018#define regBIF_CFG_DEV0_EPF5_0_REVISION_ID                                                              0x11402
3019#define regBIF_CFG_DEV0_EPF5_0_REVISION_ID_BASE_IDX                                                     5
3020#define regBIF_CFG_DEV0_EPF5_0_PROG_INTERFACE                                                           0x11402
3021#define regBIF_CFG_DEV0_EPF5_0_PROG_INTERFACE_BASE_IDX                                                  5
3022#define regBIF_CFG_DEV0_EPF5_0_SUB_CLASS                                                                0x11402
3023#define regBIF_CFG_DEV0_EPF5_0_SUB_CLASS_BASE_IDX                                                       5
3024#define regBIF_CFG_DEV0_EPF5_0_BASE_CLASS                                                               0x11402
3025#define regBIF_CFG_DEV0_EPF5_0_BASE_CLASS_BASE_IDX                                                      5
3026#define regBIF_CFG_DEV0_EPF5_0_CACHE_LINE                                                               0x11403
3027#define regBIF_CFG_DEV0_EPF5_0_CACHE_LINE_BASE_IDX                                                      5
3028#define regBIF_CFG_DEV0_EPF5_0_LATENCY                                                                  0x11403
3029#define regBIF_CFG_DEV0_EPF5_0_LATENCY_BASE_IDX                                                         5
3030#define regBIF_CFG_DEV0_EPF5_0_HEADER                                                                   0x11403
3031#define regBIF_CFG_DEV0_EPF5_0_HEADER_BASE_IDX                                                          5
3032#define regBIF_CFG_DEV0_EPF5_0_BIST                                                                     0x11403
3033#define regBIF_CFG_DEV0_EPF5_0_BIST_BASE_IDX                                                            5
3034#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_1                                                              0x11404
3035#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_1_BASE_IDX                                                     5
3036#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_2                                                              0x11405
3037#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_2_BASE_IDX                                                     5
3038#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_3                                                              0x11406
3039#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_3_BASE_IDX                                                     5
3040#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_4                                                              0x11407
3041#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_4_BASE_IDX                                                     5
3042#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_5                                                              0x11408
3043#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_5_BASE_IDX                                                     5
3044#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_6                                                              0x11409
3045#define regBIF_CFG_DEV0_EPF5_0_BASE_ADDR_6_BASE_IDX                                                     5
3046#define regBIF_CFG_DEV0_EPF5_0_ADAPTER_ID                                                               0x1140b
3047#define regBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_BASE_IDX                                                      5
3048#define regBIF_CFG_DEV0_EPF5_0_ROM_BASE_ADDR                                                            0x1140c
3049#define regBIF_CFG_DEV0_EPF5_0_ROM_BASE_ADDR_BASE_IDX                                                   5
3050#define regBIF_CFG_DEV0_EPF5_0_CAP_PTR                                                                  0x1140d
3051#define regBIF_CFG_DEV0_EPF5_0_CAP_PTR_BASE_IDX                                                         5
3052#define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_LINE                                                           0x1140f
3053#define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_LINE_BASE_IDX                                                  5
3054#define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN                                                            0x1140f
3055#define regBIF_CFG_DEV0_EPF5_0_INTERRUPT_PIN_BASE_IDX                                                   5
3056#define regBIF_CFG_DEV0_EPF5_0_MIN_GRANT                                                                0x1140f
3057#define regBIF_CFG_DEV0_EPF5_0_MIN_GRANT_BASE_IDX                                                       5
3058#define regBIF_CFG_DEV0_EPF5_0_MAX_LATENCY                                                              0x1140f
3059#define regBIF_CFG_DEV0_EPF5_0_MAX_LATENCY_BASE_IDX                                                     5
3060#define regBIF_CFG_DEV0_EPF5_0_VENDOR_CAP_LIST                                                          0x11412
3061#define regBIF_CFG_DEV0_EPF5_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
3062#define regBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_W                                                             0x11413
3063#define regBIF_CFG_DEV0_EPF5_0_ADAPTER_ID_W_BASE_IDX                                                    5
3064#define regBIF_CFG_DEV0_EPF5_0_PMI_CAP_LIST                                                             0x11414
3065#define regBIF_CFG_DEV0_EPF5_0_PMI_CAP_LIST_BASE_IDX                                                    5
3066#define regBIF_CFG_DEV0_EPF5_0_PMI_CAP                                                                  0x11414
3067#define regBIF_CFG_DEV0_EPF5_0_PMI_CAP_BASE_IDX                                                         5
3068#define regBIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL                                                          0x11415
3069#define regBIF_CFG_DEV0_EPF5_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
3070#define regBIF_CFG_DEV0_EPF5_0_SBRN                                                                     0x11418
3071#define regBIF_CFG_DEV0_EPF5_0_SBRN_BASE_IDX                                                            5
3072#define regBIF_CFG_DEV0_EPF5_0_FLADJ                                                                    0x11418
3073#define regBIF_CFG_DEV0_EPF5_0_FLADJ_BASE_IDX                                                           5
3074#define regBIF_CFG_DEV0_EPF5_0_DBESL_DBESLD                                                             0x11418
3075#define regBIF_CFG_DEV0_EPF5_0_DBESL_DBESLD_BASE_IDX                                                    5
3076#define regBIF_CFG_DEV0_EPF5_0_PCIE_CAP_LIST                                                            0x11419
3077#define regBIF_CFG_DEV0_EPF5_0_PCIE_CAP_LIST_BASE_IDX                                                   5
3078#define regBIF_CFG_DEV0_EPF5_0_PCIE_CAP                                                                 0x11419
3079#define regBIF_CFG_DEV0_EPF5_0_PCIE_CAP_BASE_IDX                                                        5
3080#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CAP                                                               0x1141a
3081#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CAP_BASE_IDX                                                      5
3082#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL                                                              0x1141b
3083#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL_BASE_IDX                                                     5
3084#define regBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS                                                            0x1141b
3085#define regBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS_BASE_IDX                                                   5
3086#define regBIF_CFG_DEV0_EPF5_0_LINK_CAP                                                                 0x1141c
3087#define regBIF_CFG_DEV0_EPF5_0_LINK_CAP_BASE_IDX                                                        5
3088#define regBIF_CFG_DEV0_EPF5_0_LINK_CNTL                                                                0x1141d
3089#define regBIF_CFG_DEV0_EPF5_0_LINK_CNTL_BASE_IDX                                                       5
3090#define regBIF_CFG_DEV0_EPF5_0_LINK_STATUS                                                              0x1141d
3091#define regBIF_CFG_DEV0_EPF5_0_LINK_STATUS_BASE_IDX                                                     5
3092#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CAP2                                                              0x11422
3093#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CAP2_BASE_IDX                                                     5
3094#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL2                                                             0x11423
3095#define regBIF_CFG_DEV0_EPF5_0_DEVICE_CNTL2_BASE_IDX                                                    5
3096#define regBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS2                                                           0x11423
3097#define regBIF_CFG_DEV0_EPF5_0_DEVICE_STATUS2_BASE_IDX                                                  5
3098#define regBIF_CFG_DEV0_EPF5_0_LINK_CAP2                                                                0x11424
3099#define regBIF_CFG_DEV0_EPF5_0_LINK_CAP2_BASE_IDX                                                       5
3100#define regBIF_CFG_DEV0_EPF5_0_LINK_CNTL2                                                               0x11425
3101#define regBIF_CFG_DEV0_EPF5_0_LINK_CNTL2_BASE_IDX                                                      5
3102#define regBIF_CFG_DEV0_EPF5_0_LINK_STATUS2                                                             0x11425
3103#define regBIF_CFG_DEV0_EPF5_0_LINK_STATUS2_BASE_IDX                                                    5
3104#define regBIF_CFG_DEV0_EPF5_0_MSI_CAP_LIST                                                             0x11428
3105#define regBIF_CFG_DEV0_EPF5_0_MSI_CAP_LIST_BASE_IDX                                                    5
3106#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL                                                             0x11428
3107#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_CNTL_BASE_IDX                                                    5
3108#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_LO                                                          0x11429
3109#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
3110#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_HI                                                          0x1142a
3111#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
3112#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA                                                             0x1142a
3113#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_BASE_IDX                                                    5
3114#define regBIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA                                                         0x1142a
3115#define regBIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
3116#define regBIF_CFG_DEV0_EPF5_0_MSI_MASK                                                                 0x1142b
3117#define regBIF_CFG_DEV0_EPF5_0_MSI_MASK_BASE_IDX                                                        5
3118#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_64                                                          0x1142b
3119#define regBIF_CFG_DEV0_EPF5_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
3120#define regBIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA_64                                                      0x1142b
3121#define regBIF_CFG_DEV0_EPF5_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
3122#define regBIF_CFG_DEV0_EPF5_0_MSI_MASK_64                                                              0x1142c
3123#define regBIF_CFG_DEV0_EPF5_0_MSI_MASK_64_BASE_IDX                                                     5
3124#define regBIF_CFG_DEV0_EPF5_0_MSI_PENDING                                                              0x1142c
3125#define regBIF_CFG_DEV0_EPF5_0_MSI_PENDING_BASE_IDX                                                     5
3126#define regBIF_CFG_DEV0_EPF5_0_MSI_PENDING_64                                                           0x1142d
3127#define regBIF_CFG_DEV0_EPF5_0_MSI_PENDING_64_BASE_IDX                                                  5
3128#define regBIF_CFG_DEV0_EPF5_0_MSIX_CAP_LIST                                                            0x11430
3129#define regBIF_CFG_DEV0_EPF5_0_MSIX_CAP_LIST_BASE_IDX                                                   5
3130#define regBIF_CFG_DEV0_EPF5_0_MSIX_MSG_CNTL                                                            0x11430
3131#define regBIF_CFG_DEV0_EPF5_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
3132#define regBIF_CFG_DEV0_EPF5_0_MSIX_TABLE                                                               0x11431
3133#define regBIF_CFG_DEV0_EPF5_0_MSIX_TABLE_BASE_IDX                                                      5
3134#define regBIF_CFG_DEV0_EPF5_0_MSIX_PBA                                                                 0x11432
3135#define regBIF_CFG_DEV0_EPF5_0_MSIX_PBA_BASE_IDX                                                        5
3136#define regBIF_CFG_DEV0_EPF5_0_SATA_CAP_0                                                               0x11434
3137#define regBIF_CFG_DEV0_EPF5_0_SATA_CAP_0_BASE_IDX                                                      5
3138#define regBIF_CFG_DEV0_EPF5_0_SATA_CAP_1                                                               0x11435
3139#define regBIF_CFG_DEV0_EPF5_0_SATA_CAP_1_BASE_IDX                                                      5
3140#define regBIF_CFG_DEV0_EPF5_0_SATA_IDP_INDEX                                                           0x11436
3141#define regBIF_CFG_DEV0_EPF5_0_SATA_IDP_INDEX_BASE_IDX                                                  5
3142#define regBIF_CFG_DEV0_EPF5_0_SATA_IDP_DATA                                                            0x11437
3143#define regBIF_CFG_DEV0_EPF5_0_SATA_IDP_DATA_BASE_IDX                                                   5
3144#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x11440
3145#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
3146#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x11441
3147#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
3148#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC1                                                    0x11442
3149#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
3150#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC2                                                    0x11443
3151#define regBIF_CFG_DEV0_EPF5_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
3152#define regBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x11454
3153#define regBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
3154#define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_STATUS                                                   0x11455
3155#define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
3156#define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_MASK                                                     0x11456
3157#define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
3158#define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x11457
3159#define regBIF_CFG_DEV0_EPF5_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
3160#define regBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_STATUS                                                     0x11458
3161#define regBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
3162#define regBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_MASK                                                       0x11459
3163#define regBIF_CFG_DEV0_EPF5_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
3164#define regBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1145a
3165#define regBIF_CFG_DEV0_EPF5_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
3166#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG0                                                            0x1145b
3167#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
3168#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG1                                                            0x1145c
3169#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
3170#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG2                                                            0x1145d
3171#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
3172#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG3                                                            0x1145e
3173#define regBIF_CFG_DEV0_EPF5_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
3174#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG0                                                     0x11462
3175#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
3176#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG1                                                     0x11463
3177#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
3178#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG2                                                     0x11464
3179#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
3180#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG3                                                     0x11465
3181#define regBIF_CFG_DEV0_EPF5_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
3182#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST                                                    0x11480
3183#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
3184#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CAP                                                            0x11481
3185#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
3186#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CNTL                                                           0x11482
3187#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
3188#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CAP                                                            0x11483
3189#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
3190#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL                                                           0x11484
3191#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
3192#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CAP                                                            0x11485
3193#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
3194#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CNTL                                                           0x11486
3195#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
3196#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CAP                                                            0x11487
3197#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
3198#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CNTL                                                           0x11488
3199#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
3200#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CAP                                                            0x11489
3201#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
3202#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL                                                           0x1148a
3203#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
3204#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CAP                                                            0x1148b
3205#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
3206#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL                                                           0x1148c
3207#define regBIF_CFG_DEV0_EPF5_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
3208#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x11490
3209#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
3210#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x11491
3211#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
3212#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA                                                     0x11492
3213#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
3214#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_CAP                                                      0x11493
3215#define regBIF_CFG_DEV0_EPF5_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
3216#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_ENH_CAP_LIST                                                    0x11494
3217#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
3218#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CAP                                                             0x11495
3219#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CAP_BASE_IDX                                                    5
3220#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_LATENCY_INDICATOR                                               0x11496
3221#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
3222#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_STATUS                                                          0x11497
3223#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
3224#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CNTL                                                            0x11497
3225#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
3226#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x11498
3227#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
3228#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x11498
3229#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
3230#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x11498
3231#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
3232#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x11498
3233#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
3234#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x11499
3235#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
3236#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x11499
3237#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
3238#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x11499
3239#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
3240#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x11499
3241#define regBIF_CFG_DEV0_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
3242#define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST                                                    0x114a8
3243#define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
3244#define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP                                                             0x114a9
3245#define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CAP_BASE_IDX                                                    5
3246#define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL                                                            0x114a9
3247#define regBIF_CFG_DEV0_EPF5_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
3248#define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_ENH_CAP_LIST                                                  0x114b4
3249#define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
3250#define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_CAP                                                           0x114b5
3251#define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_CAP_BASE_IDX                                                  5
3252#define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_CNTL                                                          0x114b5
3253#define regBIF_CFG_DEV0_EPF5_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
3254#define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST                                                    0x114ca
3255#define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
3256#define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP                                                             0x114cb
3257#define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CAP_BASE_IDX                                                    5
3258#define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL                                                            0x114cb
3259#define regBIF_CFG_DEV0_EPF5_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
3260#define regBIF_CFG_DEV0_EPF5_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1155c
3261#define regBIF_CFG_DEV0_EPF5_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
3262#define regBIF_CFG_DEV0_EPF5_0_RTR_DATA1                                                                0x1155d
3263#define regBIF_CFG_DEV0_EPF5_0_RTR_DATA1_BASE_IDX                                                       5
3264#define regBIF_CFG_DEV0_EPF5_0_RTR_DATA2                                                                0x1155e
3265#define regBIF_CFG_DEV0_EPF5_0_RTR_DATA2_BASE_IDX                                                       5
3266
3267
3268// addressBlock: nbio_nbif0_bif_cfg_dev0_epf6_bifcfgdecp
3269// base address: 0x10146000
3270#define regBIF_CFG_DEV0_EPF6_0_VENDOR_ID                                                                0x11800
3271#define regBIF_CFG_DEV0_EPF6_0_VENDOR_ID_BASE_IDX                                                       5
3272#define regBIF_CFG_DEV0_EPF6_0_DEVICE_ID                                                                0x11800
3273#define regBIF_CFG_DEV0_EPF6_0_DEVICE_ID_BASE_IDX                                                       5
3274#define regBIF_CFG_DEV0_EPF6_0_COMMAND                                                                  0x11801
3275#define regBIF_CFG_DEV0_EPF6_0_COMMAND_BASE_IDX                                                         5
3276#define regBIF_CFG_DEV0_EPF6_0_STATUS                                                                   0x11801
3277#define regBIF_CFG_DEV0_EPF6_0_STATUS_BASE_IDX                                                          5
3278#define regBIF_CFG_DEV0_EPF6_0_REVISION_ID                                                              0x11802
3279#define regBIF_CFG_DEV0_EPF6_0_REVISION_ID_BASE_IDX                                                     5
3280#define regBIF_CFG_DEV0_EPF6_0_PROG_INTERFACE                                                           0x11802
3281#define regBIF_CFG_DEV0_EPF6_0_PROG_INTERFACE_BASE_IDX                                                  5
3282#define regBIF_CFG_DEV0_EPF6_0_SUB_CLASS                                                                0x11802
3283#define regBIF_CFG_DEV0_EPF6_0_SUB_CLASS_BASE_IDX                                                       5
3284#define regBIF_CFG_DEV0_EPF6_0_BASE_CLASS                                                               0x11802
3285#define regBIF_CFG_DEV0_EPF6_0_BASE_CLASS_BASE_IDX                                                      5
3286#define regBIF_CFG_DEV0_EPF6_0_CACHE_LINE                                                               0x11803
3287#define regBIF_CFG_DEV0_EPF6_0_CACHE_LINE_BASE_IDX                                                      5
3288#define regBIF_CFG_DEV0_EPF6_0_LATENCY                                                                  0x11803
3289#define regBIF_CFG_DEV0_EPF6_0_LATENCY_BASE_IDX                                                         5
3290#define regBIF_CFG_DEV0_EPF6_0_HEADER                                                                   0x11803
3291#define regBIF_CFG_DEV0_EPF6_0_HEADER_BASE_IDX                                                          5
3292#define regBIF_CFG_DEV0_EPF6_0_BIST                                                                     0x11803
3293#define regBIF_CFG_DEV0_EPF6_0_BIST_BASE_IDX                                                            5
3294#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_1                                                              0x11804
3295#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_1_BASE_IDX                                                     5
3296#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_2                                                              0x11805
3297#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_2_BASE_IDX                                                     5
3298#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_3                                                              0x11806
3299#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_3_BASE_IDX                                                     5
3300#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_4                                                              0x11807
3301#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_4_BASE_IDX                                                     5
3302#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_5                                                              0x11808
3303#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_5_BASE_IDX                                                     5
3304#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_6                                                              0x11809
3305#define regBIF_CFG_DEV0_EPF6_0_BASE_ADDR_6_BASE_IDX                                                     5
3306#define regBIF_CFG_DEV0_EPF6_0_ADAPTER_ID                                                               0x1180b
3307#define regBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_BASE_IDX                                                      5
3308#define regBIF_CFG_DEV0_EPF6_0_ROM_BASE_ADDR                                                            0x1180c
3309#define regBIF_CFG_DEV0_EPF6_0_ROM_BASE_ADDR_BASE_IDX                                                   5
3310#define regBIF_CFG_DEV0_EPF6_0_CAP_PTR                                                                  0x1180d
3311#define regBIF_CFG_DEV0_EPF6_0_CAP_PTR_BASE_IDX                                                         5
3312#define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_LINE                                                           0x1180f
3313#define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_LINE_BASE_IDX                                                  5
3314#define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_PIN                                                            0x1180f
3315#define regBIF_CFG_DEV0_EPF6_0_INTERRUPT_PIN_BASE_IDX                                                   5
3316#define regBIF_CFG_DEV0_EPF6_0_MIN_GRANT                                                                0x1180f
3317#define regBIF_CFG_DEV0_EPF6_0_MIN_GRANT_BASE_IDX                                                       5
3318#define regBIF_CFG_DEV0_EPF6_0_MAX_LATENCY                                                              0x1180f
3319#define regBIF_CFG_DEV0_EPF6_0_MAX_LATENCY_BASE_IDX                                                     5
3320#define regBIF_CFG_DEV0_EPF6_0_VENDOR_CAP_LIST                                                          0x11812
3321#define regBIF_CFG_DEV0_EPF6_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
3322#define regBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W                                                             0x11813
3323#define regBIF_CFG_DEV0_EPF6_0_ADAPTER_ID_W_BASE_IDX                                                    5
3324#define regBIF_CFG_DEV0_EPF6_0_PMI_CAP_LIST                                                             0x11814
3325#define regBIF_CFG_DEV0_EPF6_0_PMI_CAP_LIST_BASE_IDX                                                    5
3326#define regBIF_CFG_DEV0_EPF6_0_PMI_CAP                                                                  0x11814
3327#define regBIF_CFG_DEV0_EPF6_0_PMI_CAP_BASE_IDX                                                         5
3328#define regBIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL                                                          0x11815
3329#define regBIF_CFG_DEV0_EPF6_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
3330#define regBIF_CFG_DEV0_EPF6_0_SBRN                                                                     0x11818
3331#define regBIF_CFG_DEV0_EPF6_0_SBRN_BASE_IDX                                                            5
3332#define regBIF_CFG_DEV0_EPF6_0_FLADJ                                                                    0x11818
3333#define regBIF_CFG_DEV0_EPF6_0_FLADJ_BASE_IDX                                                           5
3334#define regBIF_CFG_DEV0_EPF6_0_DBESL_DBESLD                                                             0x11818
3335#define regBIF_CFG_DEV0_EPF6_0_DBESL_DBESLD_BASE_IDX                                                    5
3336#define regBIF_CFG_DEV0_EPF6_0_PCIE_CAP_LIST                                                            0x11819
3337#define regBIF_CFG_DEV0_EPF6_0_PCIE_CAP_LIST_BASE_IDX                                                   5
3338#define regBIF_CFG_DEV0_EPF6_0_PCIE_CAP                                                                 0x11819
3339#define regBIF_CFG_DEV0_EPF6_0_PCIE_CAP_BASE_IDX                                                        5
3340#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP                                                               0x1181a
3341#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP_BASE_IDX                                                      5
3342#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL                                                              0x1181b
3343#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL_BASE_IDX                                                     5
3344#define regBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS                                                            0x1181b
3345#define regBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS_BASE_IDX                                                   5
3346#define regBIF_CFG_DEV0_EPF6_0_LINK_CAP                                                                 0x1181c
3347#define regBIF_CFG_DEV0_EPF6_0_LINK_CAP_BASE_IDX                                                        5
3348#define regBIF_CFG_DEV0_EPF6_0_LINK_CNTL                                                                0x1181d
3349#define regBIF_CFG_DEV0_EPF6_0_LINK_CNTL_BASE_IDX                                                       5
3350#define regBIF_CFG_DEV0_EPF6_0_LINK_STATUS                                                              0x1181d
3351#define regBIF_CFG_DEV0_EPF6_0_LINK_STATUS_BASE_IDX                                                     5
3352#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP2                                                              0x11822
3353#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CAP2_BASE_IDX                                                     5
3354#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2                                                             0x11823
3355#define regBIF_CFG_DEV0_EPF6_0_DEVICE_CNTL2_BASE_IDX                                                    5
3356#define regBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS2                                                           0x11823
3357#define regBIF_CFG_DEV0_EPF6_0_DEVICE_STATUS2_BASE_IDX                                                  5
3358#define regBIF_CFG_DEV0_EPF6_0_LINK_CAP2                                                                0x11824
3359#define regBIF_CFG_DEV0_EPF6_0_LINK_CAP2_BASE_IDX                                                       5
3360#define regBIF_CFG_DEV0_EPF6_0_LINK_CNTL2                                                               0x11825
3361#define regBIF_CFG_DEV0_EPF6_0_LINK_CNTL2_BASE_IDX                                                      5
3362#define regBIF_CFG_DEV0_EPF6_0_LINK_STATUS2                                                             0x11825
3363#define regBIF_CFG_DEV0_EPF6_0_LINK_STATUS2_BASE_IDX                                                    5
3364#define regBIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST                                                             0x11828
3365#define regBIF_CFG_DEV0_EPF6_0_MSI_CAP_LIST_BASE_IDX                                                    5
3366#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL                                                             0x11828
3367#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_CNTL_BASE_IDX                                                    5
3368#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_LO                                                          0x11829
3369#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
3370#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_HI                                                          0x1182a
3371#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
3372#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA                                                             0x1182a
3373#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_BASE_IDX                                                    5
3374#define regBIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA                                                         0x1182a
3375#define regBIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
3376#define regBIF_CFG_DEV0_EPF6_0_MSI_MASK                                                                 0x1182b
3377#define regBIF_CFG_DEV0_EPF6_0_MSI_MASK_BASE_IDX                                                        5
3378#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_64                                                          0x1182b
3379#define regBIF_CFG_DEV0_EPF6_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
3380#define regBIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA_64                                                      0x1182b
3381#define regBIF_CFG_DEV0_EPF6_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
3382#define regBIF_CFG_DEV0_EPF6_0_MSI_MASK_64                                                              0x1182c
3383#define regBIF_CFG_DEV0_EPF6_0_MSI_MASK_64_BASE_IDX                                                     5
3384#define regBIF_CFG_DEV0_EPF6_0_MSI_PENDING                                                              0x1182c
3385#define regBIF_CFG_DEV0_EPF6_0_MSI_PENDING_BASE_IDX                                                     5
3386#define regBIF_CFG_DEV0_EPF6_0_MSI_PENDING_64                                                           0x1182d
3387#define regBIF_CFG_DEV0_EPF6_0_MSI_PENDING_64_BASE_IDX                                                  5
3388#define regBIF_CFG_DEV0_EPF6_0_MSIX_CAP_LIST                                                            0x11830
3389#define regBIF_CFG_DEV0_EPF6_0_MSIX_CAP_LIST_BASE_IDX                                                   5
3390#define regBIF_CFG_DEV0_EPF6_0_MSIX_MSG_CNTL                                                            0x11830
3391#define regBIF_CFG_DEV0_EPF6_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
3392#define regBIF_CFG_DEV0_EPF6_0_MSIX_TABLE                                                               0x11831
3393#define regBIF_CFG_DEV0_EPF6_0_MSIX_TABLE_BASE_IDX                                                      5
3394#define regBIF_CFG_DEV0_EPF6_0_MSIX_PBA                                                                 0x11832
3395#define regBIF_CFG_DEV0_EPF6_0_MSIX_PBA_BASE_IDX                                                        5
3396#define regBIF_CFG_DEV0_EPF6_0_SATA_CAP_0                                                               0x11834
3397#define regBIF_CFG_DEV0_EPF6_0_SATA_CAP_0_BASE_IDX                                                      5
3398#define regBIF_CFG_DEV0_EPF6_0_SATA_CAP_1                                                               0x11835
3399#define regBIF_CFG_DEV0_EPF6_0_SATA_CAP_1_BASE_IDX                                                      5
3400#define regBIF_CFG_DEV0_EPF6_0_SATA_IDP_INDEX                                                           0x11836
3401#define regBIF_CFG_DEV0_EPF6_0_SATA_IDP_INDEX_BASE_IDX                                                  5
3402#define regBIF_CFG_DEV0_EPF6_0_SATA_IDP_DATA                                                            0x11837
3403#define regBIF_CFG_DEV0_EPF6_0_SATA_IDP_DATA_BASE_IDX                                                   5
3404#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x11840
3405#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
3406#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x11841
3407#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
3408#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC1                                                    0x11842
3409#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
3410#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC2                                                    0x11843
3411#define regBIF_CFG_DEV0_EPF6_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
3412#define regBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x11854
3413#define regBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
3414#define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_STATUS                                                   0x11855
3415#define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
3416#define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_MASK                                                     0x11856
3417#define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
3418#define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x11857
3419#define regBIF_CFG_DEV0_EPF6_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
3420#define regBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_STATUS                                                     0x11858
3421#define regBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
3422#define regBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_MASK                                                       0x11859
3423#define regBIF_CFG_DEV0_EPF6_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
3424#define regBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1185a
3425#define regBIF_CFG_DEV0_EPF6_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
3426#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG0                                                            0x1185b
3427#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
3428#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG1                                                            0x1185c
3429#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
3430#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG2                                                            0x1185d
3431#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
3432#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG3                                                            0x1185e
3433#define regBIF_CFG_DEV0_EPF6_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
3434#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG0                                                     0x11862
3435#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
3436#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG1                                                     0x11863
3437#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
3438#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG2                                                     0x11864
3439#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
3440#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG3                                                     0x11865
3441#define regBIF_CFG_DEV0_EPF6_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
3442#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST                                                    0x11880
3443#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
3444#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CAP                                                            0x11881
3445#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
3446#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CNTL                                                           0x11882
3447#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
3448#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CAP                                                            0x11883
3449#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
3450#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL                                                           0x11884
3451#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
3452#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CAP                                                            0x11885
3453#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
3454#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CNTL                                                           0x11886
3455#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
3456#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CAP                                                            0x11887
3457#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
3458#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL                                                           0x11888
3459#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
3460#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CAP                                                            0x11889
3461#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
3462#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL                                                           0x1188a
3463#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
3464#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CAP                                                            0x1188b
3465#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
3466#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CNTL                                                           0x1188c
3467#define regBIF_CFG_DEV0_EPF6_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
3468#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x11890
3469#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
3470#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x11891
3471#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
3472#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA                                                     0x11892
3473#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
3474#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_CAP                                                      0x11893
3475#define regBIF_CFG_DEV0_EPF6_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
3476#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_ENH_CAP_LIST                                                    0x11894
3477#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
3478#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CAP                                                             0x11895
3479#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CAP_BASE_IDX                                                    5
3480#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_LATENCY_INDICATOR                                               0x11896
3481#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
3482#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS                                                          0x11897
3483#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
3484#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CNTL                                                            0x11897
3485#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
3486#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x11898
3487#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
3488#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x11898
3489#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
3490#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x11898
3491#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
3492#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x11898
3493#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
3494#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x11899
3495#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
3496#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x11899
3497#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
3498#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x11899
3499#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
3500#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x11899
3501#define regBIF_CFG_DEV0_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
3502#define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST                                                    0x118a8
3503#define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
3504#define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP                                                             0x118a9
3505#define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CAP_BASE_IDX                                                    5
3506#define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL                                                            0x118a9
3507#define regBIF_CFG_DEV0_EPF6_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
3508#define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_ENH_CAP_LIST                                                  0x118b4
3509#define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
3510#define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP                                                           0x118b5
3511#define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CAP_BASE_IDX                                                  5
3512#define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL                                                          0x118b5
3513#define regBIF_CFG_DEV0_EPF6_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
3514#define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST                                                    0x118ca
3515#define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
3516#define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CAP                                                             0x118cb
3517#define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CAP_BASE_IDX                                                    5
3518#define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CNTL                                                            0x118cb
3519#define regBIF_CFG_DEV0_EPF6_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
3520#define regBIF_CFG_DEV0_EPF6_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1195c
3521#define regBIF_CFG_DEV0_EPF6_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
3522#define regBIF_CFG_DEV0_EPF6_0_RTR_DATA1                                                                0x1195d
3523#define regBIF_CFG_DEV0_EPF6_0_RTR_DATA1_BASE_IDX                                                       5
3524#define regBIF_CFG_DEV0_EPF6_0_RTR_DATA2                                                                0x1195e
3525#define regBIF_CFG_DEV0_EPF6_0_RTR_DATA2_BASE_IDX                                                       5
3526
3527
3528// addressBlock: nbio_nbif0_bif_cfg_dev0_epf7_bifcfgdecp
3529// base address: 0x10147000
3530#define regBIF_CFG_DEV0_EPF7_0_VENDOR_ID                                                                0x11c00
3531#define regBIF_CFG_DEV0_EPF7_0_VENDOR_ID_BASE_IDX                                                       5
3532#define regBIF_CFG_DEV0_EPF7_0_DEVICE_ID                                                                0x11c00
3533#define regBIF_CFG_DEV0_EPF7_0_DEVICE_ID_BASE_IDX                                                       5
3534#define regBIF_CFG_DEV0_EPF7_0_COMMAND                                                                  0x11c01
3535#define regBIF_CFG_DEV0_EPF7_0_COMMAND_BASE_IDX                                                         5
3536#define regBIF_CFG_DEV0_EPF7_0_STATUS                                                                   0x11c01
3537#define regBIF_CFG_DEV0_EPF7_0_STATUS_BASE_IDX                                                          5
3538#define regBIF_CFG_DEV0_EPF7_0_REVISION_ID                                                              0x11c02
3539#define regBIF_CFG_DEV0_EPF7_0_REVISION_ID_BASE_IDX                                                     5
3540#define regBIF_CFG_DEV0_EPF7_0_PROG_INTERFACE                                                           0x11c02
3541#define regBIF_CFG_DEV0_EPF7_0_PROG_INTERFACE_BASE_IDX                                                  5
3542#define regBIF_CFG_DEV0_EPF7_0_SUB_CLASS                                                                0x11c02
3543#define regBIF_CFG_DEV0_EPF7_0_SUB_CLASS_BASE_IDX                                                       5
3544#define regBIF_CFG_DEV0_EPF7_0_BASE_CLASS                                                               0x11c02
3545#define regBIF_CFG_DEV0_EPF7_0_BASE_CLASS_BASE_IDX                                                      5
3546#define regBIF_CFG_DEV0_EPF7_0_CACHE_LINE                                                               0x11c03
3547#define regBIF_CFG_DEV0_EPF7_0_CACHE_LINE_BASE_IDX                                                      5
3548#define regBIF_CFG_DEV0_EPF7_0_LATENCY                                                                  0x11c03
3549#define regBIF_CFG_DEV0_EPF7_0_LATENCY_BASE_IDX                                                         5
3550#define regBIF_CFG_DEV0_EPF7_0_HEADER                                                                   0x11c03
3551#define regBIF_CFG_DEV0_EPF7_0_HEADER_BASE_IDX                                                          5
3552#define regBIF_CFG_DEV0_EPF7_0_BIST                                                                     0x11c03
3553#define regBIF_CFG_DEV0_EPF7_0_BIST_BASE_IDX                                                            5
3554#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_1                                                              0x11c04
3555#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_1_BASE_IDX                                                     5
3556#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_2                                                              0x11c05
3557#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_2_BASE_IDX                                                     5
3558#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_3                                                              0x11c06
3559#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_3_BASE_IDX                                                     5
3560#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_4                                                              0x11c07
3561#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_4_BASE_IDX                                                     5
3562#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_5                                                              0x11c08
3563#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_5_BASE_IDX                                                     5
3564#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_6                                                              0x11c09
3565#define regBIF_CFG_DEV0_EPF7_0_BASE_ADDR_6_BASE_IDX                                                     5
3566#define regBIF_CFG_DEV0_EPF7_0_ADAPTER_ID                                                               0x11c0b
3567#define regBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_BASE_IDX                                                      5
3568#define regBIF_CFG_DEV0_EPF7_0_ROM_BASE_ADDR                                                            0x11c0c
3569#define regBIF_CFG_DEV0_EPF7_0_ROM_BASE_ADDR_BASE_IDX                                                   5
3570#define regBIF_CFG_DEV0_EPF7_0_CAP_PTR                                                                  0x11c0d
3571#define regBIF_CFG_DEV0_EPF7_0_CAP_PTR_BASE_IDX                                                         5
3572#define regBIF_CFG_DEV0_EPF7_0_INTERRUPT_LINE                                                           0x11c0f
3573#define regBIF_CFG_DEV0_EPF7_0_INTERRUPT_LINE_BASE_IDX                                                  5
3574#define regBIF_CFG_DEV0_EPF7_0_INTERRUPT_PIN                                                            0x11c0f
3575#define regBIF_CFG_DEV0_EPF7_0_INTERRUPT_PIN_BASE_IDX                                                   5
3576#define regBIF_CFG_DEV0_EPF7_0_MIN_GRANT                                                                0x11c0f
3577#define regBIF_CFG_DEV0_EPF7_0_MIN_GRANT_BASE_IDX                                                       5
3578#define regBIF_CFG_DEV0_EPF7_0_MAX_LATENCY                                                              0x11c0f
3579#define regBIF_CFG_DEV0_EPF7_0_MAX_LATENCY_BASE_IDX                                                     5
3580#define regBIF_CFG_DEV0_EPF7_0_VENDOR_CAP_LIST                                                          0x11c12
3581#define regBIF_CFG_DEV0_EPF7_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
3582#define regBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W                                                             0x11c13
3583#define regBIF_CFG_DEV0_EPF7_0_ADAPTER_ID_W_BASE_IDX                                                    5
3584#define regBIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST                                                             0x11c14
3585#define regBIF_CFG_DEV0_EPF7_0_PMI_CAP_LIST_BASE_IDX                                                    5
3586#define regBIF_CFG_DEV0_EPF7_0_PMI_CAP                                                                  0x11c14
3587#define regBIF_CFG_DEV0_EPF7_0_PMI_CAP_BASE_IDX                                                         5
3588#define regBIF_CFG_DEV0_EPF7_0_PMI_STATUS_CNTL                                                          0x11c15
3589#define regBIF_CFG_DEV0_EPF7_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
3590#define regBIF_CFG_DEV0_EPF7_0_SBRN                                                                     0x11c18
3591#define regBIF_CFG_DEV0_EPF7_0_SBRN_BASE_IDX                                                            5
3592#define regBIF_CFG_DEV0_EPF7_0_FLADJ                                                                    0x11c18
3593#define regBIF_CFG_DEV0_EPF7_0_FLADJ_BASE_IDX                                                           5
3594#define regBIF_CFG_DEV0_EPF7_0_DBESL_DBESLD                                                             0x11c18
3595#define regBIF_CFG_DEV0_EPF7_0_DBESL_DBESLD_BASE_IDX                                                    5
3596#define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP_LIST                                                            0x11c19
3597#define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP_LIST_BASE_IDX                                                   5
3598#define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP                                                                 0x11c19
3599#define regBIF_CFG_DEV0_EPF7_0_PCIE_CAP_BASE_IDX                                                        5
3600#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CAP                                                               0x11c1a
3601#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CAP_BASE_IDX                                                      5
3602#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL                                                              0x11c1b
3603#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL_BASE_IDX                                                     5
3604#define regBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS                                                            0x11c1b
3605#define regBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS_BASE_IDX                                                   5
3606#define regBIF_CFG_DEV0_EPF7_0_LINK_CAP                                                                 0x11c1c
3607#define regBIF_CFG_DEV0_EPF7_0_LINK_CAP_BASE_IDX                                                        5
3608#define regBIF_CFG_DEV0_EPF7_0_LINK_CNTL                                                                0x11c1d
3609#define regBIF_CFG_DEV0_EPF7_0_LINK_CNTL_BASE_IDX                                                       5
3610#define regBIF_CFG_DEV0_EPF7_0_LINK_STATUS                                                              0x11c1d
3611#define regBIF_CFG_DEV0_EPF7_0_LINK_STATUS_BASE_IDX                                                     5
3612#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CAP2                                                              0x11c22
3613#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CAP2_BASE_IDX                                                     5
3614#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2                                                             0x11c23
3615#define regBIF_CFG_DEV0_EPF7_0_DEVICE_CNTL2_BASE_IDX                                                    5
3616#define regBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS2                                                           0x11c23
3617#define regBIF_CFG_DEV0_EPF7_0_DEVICE_STATUS2_BASE_IDX                                                  5
3618#define regBIF_CFG_DEV0_EPF7_0_LINK_CAP2                                                                0x11c24
3619#define regBIF_CFG_DEV0_EPF7_0_LINK_CAP2_BASE_IDX                                                       5
3620#define regBIF_CFG_DEV0_EPF7_0_LINK_CNTL2                                                               0x11c25
3621#define regBIF_CFG_DEV0_EPF7_0_LINK_CNTL2_BASE_IDX                                                      5
3622#define regBIF_CFG_DEV0_EPF7_0_LINK_STATUS2                                                             0x11c25
3623#define regBIF_CFG_DEV0_EPF7_0_LINK_STATUS2_BASE_IDX                                                    5
3624#define regBIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST                                                             0x11c28
3625#define regBIF_CFG_DEV0_EPF7_0_MSI_CAP_LIST_BASE_IDX                                                    5
3626#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL                                                             0x11c28
3627#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_CNTL_BASE_IDX                                                    5
3628#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_LO                                                          0x11c29
3629#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
3630#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_HI                                                          0x11c2a
3631#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
3632#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA                                                             0x11c2a
3633#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_BASE_IDX                                                    5
3634#define regBIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA                                                         0x11c2a
3635#define regBIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
3636#define regBIF_CFG_DEV0_EPF7_0_MSI_MASK                                                                 0x11c2b
3637#define regBIF_CFG_DEV0_EPF7_0_MSI_MASK_BASE_IDX                                                        5
3638#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_64                                                          0x11c2b
3639#define regBIF_CFG_DEV0_EPF7_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
3640#define regBIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA_64                                                      0x11c2b
3641#define regBIF_CFG_DEV0_EPF7_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
3642#define regBIF_CFG_DEV0_EPF7_0_MSI_MASK_64                                                              0x11c2c
3643#define regBIF_CFG_DEV0_EPF7_0_MSI_MASK_64_BASE_IDX                                                     5
3644#define regBIF_CFG_DEV0_EPF7_0_MSI_PENDING                                                              0x11c2c
3645#define regBIF_CFG_DEV0_EPF7_0_MSI_PENDING_BASE_IDX                                                     5
3646#define regBIF_CFG_DEV0_EPF7_0_MSI_PENDING_64                                                           0x11c2d
3647#define regBIF_CFG_DEV0_EPF7_0_MSI_PENDING_64_BASE_IDX                                                  5
3648#define regBIF_CFG_DEV0_EPF7_0_MSIX_CAP_LIST                                                            0x11c30
3649#define regBIF_CFG_DEV0_EPF7_0_MSIX_CAP_LIST_BASE_IDX                                                   5
3650#define regBIF_CFG_DEV0_EPF7_0_MSIX_MSG_CNTL                                                            0x11c30
3651#define regBIF_CFG_DEV0_EPF7_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
3652#define regBIF_CFG_DEV0_EPF7_0_MSIX_TABLE                                                               0x11c31
3653#define regBIF_CFG_DEV0_EPF7_0_MSIX_TABLE_BASE_IDX                                                      5
3654#define regBIF_CFG_DEV0_EPF7_0_MSIX_PBA                                                                 0x11c32
3655#define regBIF_CFG_DEV0_EPF7_0_MSIX_PBA_BASE_IDX                                                        5
3656#define regBIF_CFG_DEV0_EPF7_0_SATA_CAP_0                                                               0x11c34
3657#define regBIF_CFG_DEV0_EPF7_0_SATA_CAP_0_BASE_IDX                                                      5
3658#define regBIF_CFG_DEV0_EPF7_0_SATA_CAP_1                                                               0x11c35
3659#define regBIF_CFG_DEV0_EPF7_0_SATA_CAP_1_BASE_IDX                                                      5
3660#define regBIF_CFG_DEV0_EPF7_0_SATA_IDP_INDEX                                                           0x11c36
3661#define regBIF_CFG_DEV0_EPF7_0_SATA_IDP_INDEX_BASE_IDX                                                  5
3662#define regBIF_CFG_DEV0_EPF7_0_SATA_IDP_DATA                                                            0x11c37
3663#define regBIF_CFG_DEV0_EPF7_0_SATA_IDP_DATA_BASE_IDX                                                   5
3664#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x11c40
3665#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
3666#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x11c41
3667#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
3668#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC1                                                    0x11c42
3669#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
3670#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC2                                                    0x11c43
3671#define regBIF_CFG_DEV0_EPF7_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
3672#define regBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x11c54
3673#define regBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
3674#define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_STATUS                                                   0x11c55
3675#define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
3676#define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_MASK                                                     0x11c56
3677#define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
3678#define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x11c57
3679#define regBIF_CFG_DEV0_EPF7_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
3680#define regBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_STATUS                                                     0x11c58
3681#define regBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
3682#define regBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_MASK                                                       0x11c59
3683#define regBIF_CFG_DEV0_EPF7_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
3684#define regBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x11c5a
3685#define regBIF_CFG_DEV0_EPF7_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
3686#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG0                                                            0x11c5b
3687#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
3688#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG1                                                            0x11c5c
3689#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
3690#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG2                                                            0x11c5d
3691#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
3692#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG3                                                            0x11c5e
3693#define regBIF_CFG_DEV0_EPF7_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
3694#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG0                                                     0x11c62
3695#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
3696#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG1                                                     0x11c63
3697#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
3698#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG2                                                     0x11c64
3699#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
3700#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG3                                                     0x11c65
3701#define regBIF_CFG_DEV0_EPF7_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
3702#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST                                                    0x11c80
3703#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
3704#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CAP                                                            0x11c81
3705#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
3706#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CNTL                                                           0x11c82
3707#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
3708#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CAP                                                            0x11c83
3709#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
3710#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CNTL                                                           0x11c84
3711#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
3712#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CAP                                                            0x11c85
3713#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
3714#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CNTL                                                           0x11c86
3715#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
3716#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CAP                                                            0x11c87
3717#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
3718#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL                                                           0x11c88
3719#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
3720#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CAP                                                            0x11c89
3721#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
3722#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CNTL                                                           0x11c8a
3723#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
3724#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CAP                                                            0x11c8b
3725#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
3726#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CNTL                                                           0x11c8c
3727#define regBIF_CFG_DEV0_EPF7_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
3728#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x11c90
3729#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
3730#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x11c91
3731#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
3732#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA                                                     0x11c92
3733#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
3734#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_CAP                                                      0x11c93
3735#define regBIF_CFG_DEV0_EPF7_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
3736#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_ENH_CAP_LIST                                                    0x11c94
3737#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
3738#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CAP                                                             0x11c95
3739#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CAP_BASE_IDX                                                    5
3740#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_LATENCY_INDICATOR                                               0x11c96
3741#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
3742#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_STATUS                                                          0x11c97
3743#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
3744#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CNTL                                                            0x11c97
3745#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
3746#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x11c98
3747#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
3748#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x11c98
3749#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
3750#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x11c98
3751#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
3752#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x11c98
3753#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
3754#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x11c99
3755#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
3756#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x11c99
3757#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
3758#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x11c99
3759#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
3760#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x11c99
3761#define regBIF_CFG_DEV0_EPF7_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
3762#define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST                                                    0x11ca8
3763#define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
3764#define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP                                                             0x11ca9
3765#define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CAP_BASE_IDX                                                    5
3766#define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL                                                            0x11ca9
3767#define regBIF_CFG_DEV0_EPF7_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
3768#define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_ENH_CAP_LIST                                                  0x11cb4
3769#define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
3770#define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_CAP                                                           0x11cb5
3771#define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_CAP_BASE_IDX                                                  5
3772#define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_CNTL                                                          0x11cb5
3773#define regBIF_CFG_DEV0_EPF7_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
3774#define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_ENH_CAP_LIST                                                    0x11cca
3775#define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
3776#define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CAP                                                             0x11ccb
3777#define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CAP_BASE_IDX                                                    5
3778#define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CNTL                                                            0x11ccb
3779#define regBIF_CFG_DEV0_EPF7_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
3780#define regBIF_CFG_DEV0_EPF7_0_PCIE_RTR_ENH_CAP_LIST                                                    0x11d5c
3781#define regBIF_CFG_DEV0_EPF7_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
3782#define regBIF_CFG_DEV0_EPF7_0_RTR_DATA1                                                                0x11d5d
3783#define regBIF_CFG_DEV0_EPF7_0_RTR_DATA1_BASE_IDX                                                       5
3784#define regBIF_CFG_DEV0_EPF7_0_RTR_DATA2                                                                0x11d5e
3785#define regBIF_CFG_DEV0_EPF7_0_RTR_DATA2_BASE_IDX                                                       5
3786
3787
3788// addressBlock: nbio_nbif0_bif_cfg_dev1_rc_bifcfgdecp
3789// base address: 0x10101000
3790#define regBIF_CFG_DEV1_RC0_VENDOR_ID                                                                   0x0400
3791#define regBIF_CFG_DEV1_RC0_VENDOR_ID_BASE_IDX                                                          5
3792#define regBIF_CFG_DEV1_RC0_DEVICE_ID                                                                   0x0400
3793#define regBIF_CFG_DEV1_RC0_DEVICE_ID_BASE_IDX                                                          5
3794#define regBIF_CFG_DEV1_RC0_COMMAND                                                                     0x0401
3795#define regBIF_CFG_DEV1_RC0_COMMAND_BASE_IDX                                                            5
3796#define regBIF_CFG_DEV1_RC0_STATUS                                                                      0x0401
3797#define regBIF_CFG_DEV1_RC0_STATUS_BASE_IDX                                                             5
3798#define regBIF_CFG_DEV1_RC0_REVISION_ID                                                                 0x0402
3799#define regBIF_CFG_DEV1_RC0_REVISION_ID_BASE_IDX                                                        5
3800#define regBIF_CFG_DEV1_RC0_PROG_INTERFACE                                                              0x0402
3801#define regBIF_CFG_DEV1_RC0_PROG_INTERFACE_BASE_IDX                                                     5
3802#define regBIF_CFG_DEV1_RC0_SUB_CLASS                                                                   0x0402
3803#define regBIF_CFG_DEV1_RC0_SUB_CLASS_BASE_IDX                                                          5
3804#define regBIF_CFG_DEV1_RC0_BASE_CLASS                                                                  0x0402
3805#define regBIF_CFG_DEV1_RC0_BASE_CLASS_BASE_IDX                                                         5
3806#define regBIF_CFG_DEV1_RC0_CACHE_LINE                                                                  0x0403
3807#define regBIF_CFG_DEV1_RC0_CACHE_LINE_BASE_IDX                                                         5
3808#define regBIF_CFG_DEV1_RC0_LATENCY                                                                     0x0403
3809#define regBIF_CFG_DEV1_RC0_LATENCY_BASE_IDX                                                            5
3810#define regBIF_CFG_DEV1_RC0_HEADER                                                                      0x0403
3811#define regBIF_CFG_DEV1_RC0_HEADER_BASE_IDX                                                             5
3812#define regBIF_CFG_DEV1_RC0_BIST                                                                        0x0403
3813#define regBIF_CFG_DEV1_RC0_BIST_BASE_IDX                                                               5
3814#define regBIF_CFG_DEV1_RC0_BASE_ADDR_1                                                                 0x0404
3815#define regBIF_CFG_DEV1_RC0_BASE_ADDR_1_BASE_IDX                                                        5
3816#define regBIF_CFG_DEV1_RC0_BASE_ADDR_2                                                                 0x0405
3817#define regBIF_CFG_DEV1_RC0_BASE_ADDR_2_BASE_IDX                                                        5
3818#define regBIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY                                                      0x0406
3819#define regBIF_CFG_DEV1_RC0_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                             5
3820#define regBIF_CFG_DEV1_RC0_IO_BASE_LIMIT                                                               0x0407
3821#define regBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_BASE_IDX                                                      5
3822#define regBIF_CFG_DEV1_RC0_SECONDARY_STATUS                                                            0x0407
3823#define regBIF_CFG_DEV1_RC0_SECONDARY_STATUS_BASE_IDX                                                   5
3824#define regBIF_CFG_DEV1_RC0_MEM_BASE_LIMIT                                                              0x0408
3825#define regBIF_CFG_DEV1_RC0_MEM_BASE_LIMIT_BASE_IDX                                                     5
3826#define regBIF_CFG_DEV1_RC0_PREF_BASE_LIMIT                                                             0x0409
3827#define regBIF_CFG_DEV1_RC0_PREF_BASE_LIMIT_BASE_IDX                                                    5
3828#define regBIF_CFG_DEV1_RC0_PREF_BASE_UPPER                                                             0x040a
3829#define regBIF_CFG_DEV1_RC0_PREF_BASE_UPPER_BASE_IDX                                                    5
3830#define regBIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER                                                            0x040b
3831#define regBIF_CFG_DEV1_RC0_PREF_LIMIT_UPPER_BASE_IDX                                                   5
3832#define regBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI                                                            0x040c
3833#define regBIF_CFG_DEV1_RC0_IO_BASE_LIMIT_HI_BASE_IDX                                                   5
3834#define regBIF_CFG_DEV1_RC0_CAP_PTR                                                                     0x040d
3835#define regBIF_CFG_DEV1_RC0_CAP_PTR_BASE_IDX                                                            5
3836#define regBIF_CFG_DEV1_RC0_ROM_BASE_ADDR                                                               0x040e
3837#define regBIF_CFG_DEV1_RC0_ROM_BASE_ADDR_BASE_IDX                                                      5
3838#define regBIF_CFG_DEV1_RC0_INTERRUPT_LINE                                                              0x040f
3839#define regBIF_CFG_DEV1_RC0_INTERRUPT_LINE_BASE_IDX                                                     5
3840#define regBIF_CFG_DEV1_RC0_INTERRUPT_PIN                                                               0x040f
3841#define regBIF_CFG_DEV1_RC0_INTERRUPT_PIN_BASE_IDX                                                      5
3842#define regBIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL                                                             0x040f
3843#define regBIF_CFG_DEV1_RC0_IRQ_BRIDGE_CNTL_BASE_IDX                                                    5
3844#define regBIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL                                                             0x0410
3845#define regBIF_CFG_DEV1_RC0_EXT_BRIDGE_CNTL_BASE_IDX                                                    5
3846#define regBIF_CFG_DEV1_RC0_PMI_CAP_LIST                                                                0x0414
3847#define regBIF_CFG_DEV1_RC0_PMI_CAP_LIST_BASE_IDX                                                       5
3848#define regBIF_CFG_DEV1_RC0_PMI_CAP                                                                     0x0414
3849#define regBIF_CFG_DEV1_RC0_PMI_CAP_BASE_IDX                                                            5
3850#define regBIF_CFG_DEV1_RC0_PMI_STATUS_CNTL                                                             0x0415
3851#define regBIF_CFG_DEV1_RC0_PMI_STATUS_CNTL_BASE_IDX                                                    5
3852#define regBIF_CFG_DEV1_RC0_PCIE_CAP_LIST                                                               0x0416
3853#define regBIF_CFG_DEV1_RC0_PCIE_CAP_LIST_BASE_IDX                                                      5
3854#define regBIF_CFG_DEV1_RC0_PCIE_CAP                                                                    0x0416
3855#define regBIF_CFG_DEV1_RC0_PCIE_CAP_BASE_IDX                                                           5
3856#define regBIF_CFG_DEV1_RC0_DEVICE_CAP                                                                  0x0417
3857#define regBIF_CFG_DEV1_RC0_DEVICE_CAP_BASE_IDX                                                         5
3858#define regBIF_CFG_DEV1_RC0_DEVICE_CNTL                                                                 0x0418
3859#define regBIF_CFG_DEV1_RC0_DEVICE_CNTL_BASE_IDX                                                        5
3860#define regBIF_CFG_DEV1_RC0_DEVICE_STATUS                                                               0x0418
3861#define regBIF_CFG_DEV1_RC0_DEVICE_STATUS_BASE_IDX                                                      5
3862#define regBIF_CFG_DEV1_RC0_LINK_CAP                                                                    0x0419
3863#define regBIF_CFG_DEV1_RC0_LINK_CAP_BASE_IDX                                                           5
3864#define regBIF_CFG_DEV1_RC0_LINK_CNTL                                                                   0x041a
3865#define regBIF_CFG_DEV1_RC0_LINK_CNTL_BASE_IDX                                                          5
3866#define regBIF_CFG_DEV1_RC0_LINK_STATUS                                                                 0x041a
3867#define regBIF_CFG_DEV1_RC0_LINK_STATUS_BASE_IDX                                                        5
3868#define regBIF_CFG_DEV1_RC0_SLOT_CAP                                                                    0x041b
3869#define regBIF_CFG_DEV1_RC0_SLOT_CAP_BASE_IDX                                                           5
3870#define regBIF_CFG_DEV1_RC0_SLOT_CNTL                                                                   0x041c
3871#define regBIF_CFG_DEV1_RC0_SLOT_CNTL_BASE_IDX                                                          5
3872#define regBIF_CFG_DEV1_RC0_SLOT_STATUS                                                                 0x041c
3873#define regBIF_CFG_DEV1_RC0_SLOT_STATUS_BASE_IDX                                                        5
3874#define regBIF_CFG_DEV1_RC0_ROOT_CNTL                                                                   0x041d
3875#define regBIF_CFG_DEV1_RC0_ROOT_CNTL_BASE_IDX                                                          5
3876#define regBIF_CFG_DEV1_RC0_ROOT_CAP                                                                    0x041d
3877#define regBIF_CFG_DEV1_RC0_ROOT_CAP_BASE_IDX                                                           5
3878#define regBIF_CFG_DEV1_RC0_ROOT_STATUS                                                                 0x041e
3879#define regBIF_CFG_DEV1_RC0_ROOT_STATUS_BASE_IDX                                                        5
3880#define regBIF_CFG_DEV1_RC0_DEVICE_CAP2                                                                 0x041f
3881#define regBIF_CFG_DEV1_RC0_DEVICE_CAP2_BASE_IDX                                                        5
3882#define regBIF_CFG_DEV1_RC0_DEVICE_CNTL2                                                                0x0420
3883#define regBIF_CFG_DEV1_RC0_DEVICE_CNTL2_BASE_IDX                                                       5
3884#define regBIF_CFG_DEV1_RC0_DEVICE_STATUS2                                                              0x0420
3885#define regBIF_CFG_DEV1_RC0_DEVICE_STATUS2_BASE_IDX                                                     5
3886#define regBIF_CFG_DEV1_RC0_LINK_CAP2                                                                   0x0421
3887#define regBIF_CFG_DEV1_RC0_LINK_CAP2_BASE_IDX                                                          5
3888#define regBIF_CFG_DEV1_RC0_LINK_CNTL2                                                                  0x0422
3889#define regBIF_CFG_DEV1_RC0_LINK_CNTL2_BASE_IDX                                                         5
3890#define regBIF_CFG_DEV1_RC0_LINK_STATUS2                                                                0x0422
3891#define regBIF_CFG_DEV1_RC0_LINK_STATUS2_BASE_IDX                                                       5
3892#define regBIF_CFG_DEV1_RC0_SLOT_CAP2                                                                   0x0423
3893#define regBIF_CFG_DEV1_RC0_SLOT_CAP2_BASE_IDX                                                          5
3894#define regBIF_CFG_DEV1_RC0_SLOT_CNTL2                                                                  0x0424
3895#define regBIF_CFG_DEV1_RC0_SLOT_CNTL2_BASE_IDX                                                         5
3896#define regBIF_CFG_DEV1_RC0_SLOT_STATUS2                                                                0x0424
3897#define regBIF_CFG_DEV1_RC0_SLOT_STATUS2_BASE_IDX                                                       5
3898#define regBIF_CFG_DEV1_RC0_MSI_CAP_LIST                                                                0x0428
3899#define regBIF_CFG_DEV1_RC0_MSI_CAP_LIST_BASE_IDX                                                       5
3900#define regBIF_CFG_DEV1_RC0_MSI_MSG_CNTL                                                                0x0428
3901#define regBIF_CFG_DEV1_RC0_MSI_MSG_CNTL_BASE_IDX                                                       5
3902#define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_LO                                                             0x0429
3903#define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_LO_BASE_IDX                                                    5
3904#define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_HI                                                             0x042a
3905#define regBIF_CFG_DEV1_RC0_MSI_MSG_ADDR_HI_BASE_IDX                                                    5
3906#define regBIF_CFG_DEV1_RC0_MSI_MSG_DATA                                                                0x042a
3907#define regBIF_CFG_DEV1_RC0_MSI_MSG_DATA_BASE_IDX                                                       5
3908#define regBIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA                                                            0x042a
3909#define regBIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA_BASE_IDX                                                   5
3910#define regBIF_CFG_DEV1_RC0_MSI_MSG_DATA_64                                                             0x042b
3911#define regBIF_CFG_DEV1_RC0_MSI_MSG_DATA_64_BASE_IDX                                                    5
3912#define regBIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA_64                                                         0x042b
3913#define regBIF_CFG_DEV1_RC0_MSI_EXT_MSG_DATA_64_BASE_IDX                                                5
3914#define regBIF_CFG_DEV1_RC0_SSID_CAP_LIST                                                               0x0430
3915#define regBIF_CFG_DEV1_RC0_SSID_CAP_LIST_BASE_IDX                                                      5
3916#define regBIF_CFG_DEV1_RC0_SSID_CAP                                                                    0x0431
3917#define regBIF_CFG_DEV1_RC0_SSID_CAP_BASE_IDX                                                           5
3918#define regBIF_CFG_DEV1_RC0_MSI_MAP_CAP_LIST                                                            0x0432
3919#define regBIF_CFG_DEV1_RC0_MSI_MAP_CAP_LIST_BASE_IDX                                                   5
3920#define regBIF_CFG_DEV1_RC0_MSI_MAP_CAP                                                                 0x0432
3921#define regBIF_CFG_DEV1_RC0_MSI_MAP_CAP_BASE_IDX                                                        5
3922#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                           0x0440
3923#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                  5
3924#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_HDR                                                    0x0441
3925#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                           5
3926#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC1                                                       0x0442
3927#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                              5
3928#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC2                                                       0x0443
3929#define regBIF_CFG_DEV1_RC0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                              5
3930#define regBIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST                                                        0x0444
3931#define regBIF_CFG_DEV1_RC0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                               5
3932#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1                                                       0x0445
3933#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                              5
3934#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2                                                       0x0446
3935#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                              5
3936#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL                                                           0x0447
3937#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_CNTL_BASE_IDX                                                  5
3938#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_STATUS                                                         0x0447
3939#define regBIF_CFG_DEV1_RC0_PCIE_PORT_VC_STATUS_BASE_IDX                                                5
3940#define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP                                                       0x0448
3941#define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                              5
3942#define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL                                                      0x0449
3943#define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                             5
3944#define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS                                                    0x044a
3945#define regBIF_CFG_DEV1_RC0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                           5
3946#define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP                                                       0x044b
3947#define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                              5
3948#define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL                                                      0x044c
3949#define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                             5
3950#define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS                                                    0x044d
3951#define regBIF_CFG_DEV1_RC0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                           5
3952#define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                            0x0450
3953#define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                   5
3954#define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW1                                                     0x0451
3955#define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                            5
3956#define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW2                                                     0x0452
3957#define regBIF_CFG_DEV1_RC0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                            5
3958#define regBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                               0x0454
3959#define regBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                      5
3960#define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_STATUS                                                      0x0455
3961#define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                             5
3962#define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_MASK                                                        0x0456
3963#define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                               5
3964#define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_SEVERITY                                                    0x0457
3965#define regBIF_CFG_DEV1_RC0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                           5
3966#define regBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_STATUS                                                        0x0458
3967#define regBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_STATUS_BASE_IDX                                               5
3968#define regBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_MASK                                                          0x0459
3969#define regBIF_CFG_DEV1_RC0_PCIE_CORR_ERR_MASK_BASE_IDX                                                 5
3970#define regBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL                                                       0x045a
3971#define regBIF_CFG_DEV1_RC0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                              5
3972#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG0                                                               0x045b
3973#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG0_BASE_IDX                                                      5
3974#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG1                                                               0x045c
3975#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG1_BASE_IDX                                                      5
3976#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG2                                                               0x045d
3977#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG2_BASE_IDX                                                      5
3978#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG3                                                               0x045e
3979#define regBIF_CFG_DEV1_RC0_PCIE_HDR_LOG3_BASE_IDX                                                      5
3980#define regBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_CMD                                                           0x045f
3981#define regBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_CMD_BASE_IDX                                                  5
3982#define regBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS                                                        0x0460
3983#define regBIF_CFG_DEV1_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX                                               5
3984#define regBIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID                                                             0x0461
3985#define regBIF_CFG_DEV1_RC0_PCIE_ERR_SRC_ID_BASE_IDX                                                    5
3986#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG0                                                        0x0462
3987#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                               5
3988#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1                                                        0x0463
3989#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                               5
3990#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG2                                                        0x0464
3991#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                               5
3992#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3                                                        0x0465
3993#define regBIF_CFG_DEV1_RC0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                               5
3994#define regBIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST                                                 0x049c
3995#define regBIF_CFG_DEV1_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                        5
3996#define regBIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3                                                             0x049d
3997#define regBIF_CFG_DEV1_RC0_PCIE_LINK_CNTL3_BASE_IDX                                                    5
3998#define regBIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS                                                      0x049e
3999#define regBIF_CFG_DEV1_RC0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                             5
4000#define regBIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL                                               0x049f
4001#define regBIF_CFG_DEV1_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                      5
4002#define regBIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL                                               0x049f
4003#define regBIF_CFG_DEV1_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                      5
4004#define regBIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL                                               0x04a0
4005#define regBIF_CFG_DEV1_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                      5
4006#define regBIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL                                               0x04a0
4007#define regBIF_CFG_DEV1_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                      5
4008#define regBIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL                                               0x04a1
4009#define regBIF_CFG_DEV1_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                      5
4010#define regBIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL                                               0x04a1
4011#define regBIF_CFG_DEV1_RC0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                      5
4012#define regBIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL                                               0x04a2
4013#define regBIF_CFG_DEV1_RC0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                      5
4014#define regBIF_CFG_DEV1_RC0_PCIE_LANE_7_EQUALIZATION_CNTL                                               0x04a2
4015#define regBIF_CFG_DEV1_RC0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                      5
4016#define regBIF_CFG_DEV1_RC0_PCIE_LANE_8_EQUALIZATION_CNTL                                               0x04a3
4017#define regBIF_CFG_DEV1_RC0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                      5
4018#define regBIF_CFG_DEV1_RC0_PCIE_LANE_9_EQUALIZATION_CNTL                                               0x04a3
4019#define regBIF_CFG_DEV1_RC0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                      5
4020#define regBIF_CFG_DEV1_RC0_PCIE_LANE_10_EQUALIZATION_CNTL                                              0x04a4
4021#define regBIF_CFG_DEV1_RC0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                     5
4022#define regBIF_CFG_DEV1_RC0_PCIE_LANE_11_EQUALIZATION_CNTL                                              0x04a4
4023#define regBIF_CFG_DEV1_RC0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                     5
4024#define regBIF_CFG_DEV1_RC0_PCIE_LANE_12_EQUALIZATION_CNTL                                              0x04a5
4025#define regBIF_CFG_DEV1_RC0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                     5
4026#define regBIF_CFG_DEV1_RC0_PCIE_LANE_13_EQUALIZATION_CNTL                                              0x04a5
4027#define regBIF_CFG_DEV1_RC0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                     5
4028#define regBIF_CFG_DEV1_RC0_PCIE_LANE_14_EQUALIZATION_CNTL                                              0x04a6
4029#define regBIF_CFG_DEV1_RC0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                     5
4030#define regBIF_CFG_DEV1_RC0_PCIE_LANE_15_EQUALIZATION_CNTL                                              0x04a6
4031#define regBIF_CFG_DEV1_RC0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                     5
4032#define regBIF_CFG_DEV1_RC0_PCIE_ACS_ENH_CAP_LIST                                                       0x04a8
4033#define regBIF_CFG_DEV1_RC0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                              5
4034#define regBIF_CFG_DEV1_RC0_PCIE_ACS_CAP                                                                0x04a9
4035#define regBIF_CFG_DEV1_RC0_PCIE_ACS_CAP_BASE_IDX                                                       5
4036#define regBIF_CFG_DEV1_RC0_PCIE_ACS_CNTL                                                               0x04a9
4037#define regBIF_CFG_DEV1_RC0_PCIE_ACS_CNTL_BASE_IDX                                                      5
4038#define regBIF_CFG_DEV1_RC0_PCIE_DLF_ENH_CAP_LIST                                                       0x0500
4039#define regBIF_CFG_DEV1_RC0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                              5
4040#define regBIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_CAP                                                       0x0501
4041#define regBIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_CAP_BASE_IDX                                              5
4042#define regBIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_STATUS                                                    0x0502
4043#define regBIF_CFG_DEV1_RC0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                           5
4044#define regBIF_CFG_DEV1_RC0_PCIE_PHY_16GT_ENH_CAP_LIST                                                  0x0504
4045#define regBIF_CFG_DEV1_RC0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                         5
4046#define regBIF_CFG_DEV1_RC0_LINK_CAP_16GT                                                               0x0505
4047#define regBIF_CFG_DEV1_RC0_LINK_CAP_16GT_BASE_IDX                                                      5
4048#define regBIF_CFG_DEV1_RC0_LINK_CNTL_16GT                                                              0x0506
4049#define regBIF_CFG_DEV1_RC0_LINK_CNTL_16GT_BASE_IDX                                                     5
4050#define regBIF_CFG_DEV1_RC0_LINK_STATUS_16GT                                                            0x0507
4051#define regBIF_CFG_DEV1_RC0_LINK_STATUS_16GT_BASE_IDX                                                   5
4052#define regBIF_CFG_DEV1_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                           0x0508
4053#define regBIF_CFG_DEV1_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                  5
4054#define regBIF_CFG_DEV1_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT                                            0x0509
4055#define regBIF_CFG_DEV1_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
4056#define regBIF_CFG_DEV1_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT                                            0x050a
4057#define regBIF_CFG_DEV1_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
4058#define regBIF_CFG_DEV1_RC0_LANE_0_EQUALIZATION_CNTL_16GT                                               0x050c
4059#define regBIF_CFG_DEV1_RC0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
4060#define regBIF_CFG_DEV1_RC0_LANE_1_EQUALIZATION_CNTL_16GT                                               0x050c
4061#define regBIF_CFG_DEV1_RC0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
4062#define regBIF_CFG_DEV1_RC0_LANE_2_EQUALIZATION_CNTL_16GT                                               0x050c
4063#define regBIF_CFG_DEV1_RC0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
4064#define regBIF_CFG_DEV1_RC0_LANE_3_EQUALIZATION_CNTL_16GT                                               0x050c
4065#define regBIF_CFG_DEV1_RC0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
4066#define regBIF_CFG_DEV1_RC0_LANE_4_EQUALIZATION_CNTL_16GT                                               0x050d
4067#define regBIF_CFG_DEV1_RC0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
4068#define regBIF_CFG_DEV1_RC0_LANE_5_EQUALIZATION_CNTL_16GT                                               0x050d
4069#define regBIF_CFG_DEV1_RC0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
4070#define regBIF_CFG_DEV1_RC0_LANE_6_EQUALIZATION_CNTL_16GT                                               0x050d
4071#define regBIF_CFG_DEV1_RC0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
4072#define regBIF_CFG_DEV1_RC0_LANE_7_EQUALIZATION_CNTL_16GT                                               0x050d
4073#define regBIF_CFG_DEV1_RC0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
4074#define regBIF_CFG_DEV1_RC0_LANE_8_EQUALIZATION_CNTL_16GT                                               0x050e
4075#define regBIF_CFG_DEV1_RC0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
4076#define regBIF_CFG_DEV1_RC0_LANE_9_EQUALIZATION_CNTL_16GT                                               0x050e
4077#define regBIF_CFG_DEV1_RC0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
4078#define regBIF_CFG_DEV1_RC0_LANE_10_EQUALIZATION_CNTL_16GT                                              0x050e
4079#define regBIF_CFG_DEV1_RC0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
4080#define regBIF_CFG_DEV1_RC0_LANE_11_EQUALIZATION_CNTL_16GT                                              0x050e
4081#define regBIF_CFG_DEV1_RC0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
4082#define regBIF_CFG_DEV1_RC0_LANE_12_EQUALIZATION_CNTL_16GT                                              0x050f
4083#define regBIF_CFG_DEV1_RC0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
4084#define regBIF_CFG_DEV1_RC0_LANE_13_EQUALIZATION_CNTL_16GT                                              0x050f
4085#define regBIF_CFG_DEV1_RC0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
4086#define regBIF_CFG_DEV1_RC0_LANE_14_EQUALIZATION_CNTL_16GT                                              0x050f
4087#define regBIF_CFG_DEV1_RC0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
4088#define regBIF_CFG_DEV1_RC0_LANE_15_EQUALIZATION_CNTL_16GT                                              0x050f
4089#define regBIF_CFG_DEV1_RC0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
4090#define regBIF_CFG_DEV1_RC0_PCIE_MARGINING_ENH_CAP_LIST                                                 0x0514
4091#define regBIF_CFG_DEV1_RC0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                        5
4092#define regBIF_CFG_DEV1_RC0_MARGINING_PORT_CAP                                                          0x0515
4093#define regBIF_CFG_DEV1_RC0_MARGINING_PORT_CAP_BASE_IDX                                                 5
4094#define regBIF_CFG_DEV1_RC0_MARGINING_PORT_STATUS                                                       0x0515
4095#define regBIF_CFG_DEV1_RC0_MARGINING_PORT_STATUS_BASE_IDX                                              5
4096#define regBIF_CFG_DEV1_RC0_LANE_0_MARGINING_LANE_CNTL                                                  0x0516
4097#define regBIF_CFG_DEV1_RC0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                         5
4098#define regBIF_CFG_DEV1_RC0_LANE_0_MARGINING_LANE_STATUS                                                0x0516
4099#define regBIF_CFG_DEV1_RC0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                       5
4100#define regBIF_CFG_DEV1_RC0_LANE_1_MARGINING_LANE_CNTL                                                  0x0517
4101#define regBIF_CFG_DEV1_RC0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                         5
4102#define regBIF_CFG_DEV1_RC0_LANE_1_MARGINING_LANE_STATUS                                                0x0517
4103#define regBIF_CFG_DEV1_RC0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                       5
4104#define regBIF_CFG_DEV1_RC0_LANE_2_MARGINING_LANE_CNTL                                                  0x0518
4105#define regBIF_CFG_DEV1_RC0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                         5
4106#define regBIF_CFG_DEV1_RC0_LANE_2_MARGINING_LANE_STATUS                                                0x0518
4107#define regBIF_CFG_DEV1_RC0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                       5
4108#define regBIF_CFG_DEV1_RC0_LANE_3_MARGINING_LANE_CNTL                                                  0x0519
4109#define regBIF_CFG_DEV1_RC0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                         5
4110#define regBIF_CFG_DEV1_RC0_LANE_3_MARGINING_LANE_STATUS                                                0x0519
4111#define regBIF_CFG_DEV1_RC0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                       5
4112#define regBIF_CFG_DEV1_RC0_LANE_4_MARGINING_LANE_CNTL                                                  0x051a
4113#define regBIF_CFG_DEV1_RC0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                         5
4114#define regBIF_CFG_DEV1_RC0_LANE_4_MARGINING_LANE_STATUS                                                0x051a
4115#define regBIF_CFG_DEV1_RC0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                       5
4116#define regBIF_CFG_DEV1_RC0_LANE_5_MARGINING_LANE_CNTL                                                  0x051b
4117#define regBIF_CFG_DEV1_RC0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                         5
4118#define regBIF_CFG_DEV1_RC0_LANE_5_MARGINING_LANE_STATUS                                                0x051b
4119#define regBIF_CFG_DEV1_RC0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                       5
4120#define regBIF_CFG_DEV1_RC0_LANE_6_MARGINING_LANE_CNTL                                                  0x051c
4121#define regBIF_CFG_DEV1_RC0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                         5
4122#define regBIF_CFG_DEV1_RC0_LANE_6_MARGINING_LANE_STATUS                                                0x051c
4123#define regBIF_CFG_DEV1_RC0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                       5
4124#define regBIF_CFG_DEV1_RC0_LANE_7_MARGINING_LANE_CNTL                                                  0x051d
4125#define regBIF_CFG_DEV1_RC0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                         5
4126#define regBIF_CFG_DEV1_RC0_LANE_7_MARGINING_LANE_STATUS                                                0x051d
4127#define regBIF_CFG_DEV1_RC0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                       5
4128#define regBIF_CFG_DEV1_RC0_LANE_8_MARGINING_LANE_CNTL                                                  0x051e
4129#define regBIF_CFG_DEV1_RC0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                         5
4130#define regBIF_CFG_DEV1_RC0_LANE_8_MARGINING_LANE_STATUS                                                0x051e
4131#define regBIF_CFG_DEV1_RC0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                       5
4132#define regBIF_CFG_DEV1_RC0_LANE_9_MARGINING_LANE_CNTL                                                  0x051f
4133#define regBIF_CFG_DEV1_RC0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                         5
4134#define regBIF_CFG_DEV1_RC0_LANE_9_MARGINING_LANE_STATUS                                                0x051f
4135#define regBIF_CFG_DEV1_RC0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                       5
4136#define regBIF_CFG_DEV1_RC0_LANE_10_MARGINING_LANE_CNTL                                                 0x0520
4137#define regBIF_CFG_DEV1_RC0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                        5
4138#define regBIF_CFG_DEV1_RC0_LANE_10_MARGINING_LANE_STATUS                                               0x0520
4139#define regBIF_CFG_DEV1_RC0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                      5
4140#define regBIF_CFG_DEV1_RC0_LANE_11_MARGINING_LANE_CNTL                                                 0x0521
4141#define regBIF_CFG_DEV1_RC0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                        5
4142#define regBIF_CFG_DEV1_RC0_LANE_11_MARGINING_LANE_STATUS                                               0x0521
4143#define regBIF_CFG_DEV1_RC0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                      5
4144#define regBIF_CFG_DEV1_RC0_LANE_12_MARGINING_LANE_CNTL                                                 0x0522
4145#define regBIF_CFG_DEV1_RC0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                        5
4146#define regBIF_CFG_DEV1_RC0_LANE_12_MARGINING_LANE_STATUS                                               0x0522
4147#define regBIF_CFG_DEV1_RC0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                      5
4148#define regBIF_CFG_DEV1_RC0_LANE_13_MARGINING_LANE_CNTL                                                 0x0523
4149#define regBIF_CFG_DEV1_RC0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                        5
4150#define regBIF_CFG_DEV1_RC0_LANE_13_MARGINING_LANE_STATUS                                               0x0523
4151#define regBIF_CFG_DEV1_RC0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                      5
4152#define regBIF_CFG_DEV1_RC0_LANE_14_MARGINING_LANE_CNTL                                                 0x0524
4153#define regBIF_CFG_DEV1_RC0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                        5
4154#define regBIF_CFG_DEV1_RC0_LANE_14_MARGINING_LANE_STATUS                                               0x0524
4155#define regBIF_CFG_DEV1_RC0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                      5
4156#define regBIF_CFG_DEV1_RC0_LANE_15_MARGINING_LANE_CNTL                                                 0x0525
4157#define regBIF_CFG_DEV1_RC0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                        5
4158#define regBIF_CFG_DEV1_RC0_LANE_15_MARGINING_LANE_STATUS                                               0x0525
4159#define regBIF_CFG_DEV1_RC0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                      5
4160#define regBIF_CFG_DEV1_RC0_PCIE_RTR_ENH_CAP_LIST                                                       0x055c
4161#define regBIF_CFG_DEV1_RC0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                              5
4162#define regBIF_CFG_DEV1_RC0_RTR_DATA1                                                                   0x055d
4163#define regBIF_CFG_DEV1_RC0_RTR_DATA1_BASE_IDX                                                          5
4164#define regBIF_CFG_DEV1_RC0_RTR_DATA2                                                                   0x055e
4165#define regBIF_CFG_DEV1_RC0_RTR_DATA2_BASE_IDX                                                          5
4166
4167
4168// addressBlock: nbio_nbif0_bif_cfg_dev1_epf0_bifcfgdecp
4169// base address: 0x10148000
4170#define regBIF_CFG_DEV1_EPF0_0_VENDOR_ID                                                                0x12000
4171#define regBIF_CFG_DEV1_EPF0_0_VENDOR_ID_BASE_IDX                                                       5
4172#define regBIF_CFG_DEV1_EPF0_0_DEVICE_ID                                                                0x12000
4173#define regBIF_CFG_DEV1_EPF0_0_DEVICE_ID_BASE_IDX                                                       5
4174#define regBIF_CFG_DEV1_EPF0_0_COMMAND                                                                  0x12001
4175#define regBIF_CFG_DEV1_EPF0_0_COMMAND_BASE_IDX                                                         5
4176#define regBIF_CFG_DEV1_EPF0_0_STATUS                                                                   0x12001
4177#define regBIF_CFG_DEV1_EPF0_0_STATUS_BASE_IDX                                                          5
4178#define regBIF_CFG_DEV1_EPF0_0_REVISION_ID                                                              0x12002
4179#define regBIF_CFG_DEV1_EPF0_0_REVISION_ID_BASE_IDX                                                     5
4180#define regBIF_CFG_DEV1_EPF0_0_PROG_INTERFACE                                                           0x12002
4181#define regBIF_CFG_DEV1_EPF0_0_PROG_INTERFACE_BASE_IDX                                                  5
4182#define regBIF_CFG_DEV1_EPF0_0_SUB_CLASS                                                                0x12002
4183#define regBIF_CFG_DEV1_EPF0_0_SUB_CLASS_BASE_IDX                                                       5
4184#define regBIF_CFG_DEV1_EPF0_0_BASE_CLASS                                                               0x12002
4185#define regBIF_CFG_DEV1_EPF0_0_BASE_CLASS_BASE_IDX                                                      5
4186#define regBIF_CFG_DEV1_EPF0_0_CACHE_LINE                                                               0x12003
4187#define regBIF_CFG_DEV1_EPF0_0_CACHE_LINE_BASE_IDX                                                      5
4188#define regBIF_CFG_DEV1_EPF0_0_LATENCY                                                                  0x12003
4189#define regBIF_CFG_DEV1_EPF0_0_LATENCY_BASE_IDX                                                         5
4190#define regBIF_CFG_DEV1_EPF0_0_HEADER                                                                   0x12003
4191#define regBIF_CFG_DEV1_EPF0_0_HEADER_BASE_IDX                                                          5
4192#define regBIF_CFG_DEV1_EPF0_0_BIST                                                                     0x12003
4193#define regBIF_CFG_DEV1_EPF0_0_BIST_BASE_IDX                                                            5
4194#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_1                                                              0x12004
4195#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_1_BASE_IDX                                                     5
4196#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_2                                                              0x12005
4197#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_2_BASE_IDX                                                     5
4198#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_3                                                              0x12006
4199#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_3_BASE_IDX                                                     5
4200#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_4                                                              0x12007
4201#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_4_BASE_IDX                                                     5
4202#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_5                                                              0x12008
4203#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_5_BASE_IDX                                                     5
4204#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_6                                                              0x12009
4205#define regBIF_CFG_DEV1_EPF0_0_BASE_ADDR_6_BASE_IDX                                                     5
4206#define regBIF_CFG_DEV1_EPF0_0_ADAPTER_ID                                                               0x1200b
4207#define regBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_BASE_IDX                                                      5
4208#define regBIF_CFG_DEV1_EPF0_0_ROM_BASE_ADDR                                                            0x1200c
4209#define regBIF_CFG_DEV1_EPF0_0_ROM_BASE_ADDR_BASE_IDX                                                   5
4210#define regBIF_CFG_DEV1_EPF0_0_CAP_PTR                                                                  0x1200d
4211#define regBIF_CFG_DEV1_EPF0_0_CAP_PTR_BASE_IDX                                                         5
4212#define regBIF_CFG_DEV1_EPF0_0_INTERRUPT_LINE                                                           0x1200f
4213#define regBIF_CFG_DEV1_EPF0_0_INTERRUPT_LINE_BASE_IDX                                                  5
4214#define regBIF_CFG_DEV1_EPF0_0_INTERRUPT_PIN                                                            0x1200f
4215#define regBIF_CFG_DEV1_EPF0_0_INTERRUPT_PIN_BASE_IDX                                                   5
4216#define regBIF_CFG_DEV1_EPF0_0_MIN_GRANT                                                                0x1200f
4217#define regBIF_CFG_DEV1_EPF0_0_MIN_GRANT_BASE_IDX                                                       5
4218#define regBIF_CFG_DEV1_EPF0_0_MAX_LATENCY                                                              0x1200f
4219#define regBIF_CFG_DEV1_EPF0_0_MAX_LATENCY_BASE_IDX                                                     5
4220#define regBIF_CFG_DEV1_EPF0_0_VENDOR_CAP_LIST                                                          0x12012
4221#define regBIF_CFG_DEV1_EPF0_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
4222#define regBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W                                                             0x12013
4223#define regBIF_CFG_DEV1_EPF0_0_ADAPTER_ID_W_BASE_IDX                                                    5
4224#define regBIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST                                                             0x12014
4225#define regBIF_CFG_DEV1_EPF0_0_PMI_CAP_LIST_BASE_IDX                                                    5
4226#define regBIF_CFG_DEV1_EPF0_0_PMI_CAP                                                                  0x12014
4227#define regBIF_CFG_DEV1_EPF0_0_PMI_CAP_BASE_IDX                                                         5
4228#define regBIF_CFG_DEV1_EPF0_0_PMI_STATUS_CNTL                                                          0x12015
4229#define regBIF_CFG_DEV1_EPF0_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
4230#define regBIF_CFG_DEV1_EPF0_0_SBRN                                                                     0x12018
4231#define regBIF_CFG_DEV1_EPF0_0_SBRN_BASE_IDX                                                            5
4232#define regBIF_CFG_DEV1_EPF0_0_FLADJ                                                                    0x12018
4233#define regBIF_CFG_DEV1_EPF0_0_FLADJ_BASE_IDX                                                           5
4234#define regBIF_CFG_DEV1_EPF0_0_DBESL_DBESLD                                                             0x12018
4235#define regBIF_CFG_DEV1_EPF0_0_DBESL_DBESLD_BASE_IDX                                                    5
4236#define regBIF_CFG_DEV1_EPF0_0_PCIE_CAP_LIST                                                            0x12019
4237#define regBIF_CFG_DEV1_EPF0_0_PCIE_CAP_LIST_BASE_IDX                                                   5
4238#define regBIF_CFG_DEV1_EPF0_0_PCIE_CAP                                                                 0x12019
4239#define regBIF_CFG_DEV1_EPF0_0_PCIE_CAP_BASE_IDX                                                        5
4240#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CAP                                                               0x1201a
4241#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CAP_BASE_IDX                                                      5
4242#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL                                                              0x1201b
4243#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL_BASE_IDX                                                     5
4244#define regBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS                                                            0x1201b
4245#define regBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS_BASE_IDX                                                   5
4246#define regBIF_CFG_DEV1_EPF0_0_LINK_CAP                                                                 0x1201c
4247#define regBIF_CFG_DEV1_EPF0_0_LINK_CAP_BASE_IDX                                                        5
4248#define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL                                                                0x1201d
4249#define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL_BASE_IDX                                                       5
4250#define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS                                                              0x1201d
4251#define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS_BASE_IDX                                                     5
4252#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CAP2                                                              0x12022
4253#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CAP2_BASE_IDX                                                     5
4254#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2                                                             0x12023
4255#define regBIF_CFG_DEV1_EPF0_0_DEVICE_CNTL2_BASE_IDX                                                    5
4256#define regBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS2                                                           0x12023
4257#define regBIF_CFG_DEV1_EPF0_0_DEVICE_STATUS2_BASE_IDX                                                  5
4258#define regBIF_CFG_DEV1_EPF0_0_LINK_CAP2                                                                0x12024
4259#define regBIF_CFG_DEV1_EPF0_0_LINK_CAP2_BASE_IDX                                                       5
4260#define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL2                                                               0x12025
4261#define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL2_BASE_IDX                                                      5
4262#define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS2                                                             0x12025
4263#define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS2_BASE_IDX                                                    5
4264#define regBIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST                                                             0x12028
4265#define regBIF_CFG_DEV1_EPF0_0_MSI_CAP_LIST_BASE_IDX                                                    5
4266#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL                                                             0x12028
4267#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_CNTL_BASE_IDX                                                    5
4268#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_LO                                                          0x12029
4269#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
4270#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_HI                                                          0x1202a
4271#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
4272#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA                                                             0x1202a
4273#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_BASE_IDX                                                    5
4274#define regBIF_CFG_DEV1_EPF0_0_MSI_EXT_MSG_DATA                                                         0x1202a
4275#define regBIF_CFG_DEV1_EPF0_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
4276#define regBIF_CFG_DEV1_EPF0_0_MSI_MASK                                                                 0x1202b
4277#define regBIF_CFG_DEV1_EPF0_0_MSI_MASK_BASE_IDX                                                        5
4278#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_64                                                          0x1202b
4279#define regBIF_CFG_DEV1_EPF0_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
4280#define regBIF_CFG_DEV1_EPF0_0_MSI_EXT_MSG_DATA_64                                                      0x1202b
4281#define regBIF_CFG_DEV1_EPF0_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
4282#define regBIF_CFG_DEV1_EPF0_0_MSI_MASK_64                                                              0x1202c
4283#define regBIF_CFG_DEV1_EPF0_0_MSI_MASK_64_BASE_IDX                                                     5
4284#define regBIF_CFG_DEV1_EPF0_0_MSI_PENDING                                                              0x1202c
4285#define regBIF_CFG_DEV1_EPF0_0_MSI_PENDING_BASE_IDX                                                     5
4286#define regBIF_CFG_DEV1_EPF0_0_MSI_PENDING_64                                                           0x1202d
4287#define regBIF_CFG_DEV1_EPF0_0_MSI_PENDING_64_BASE_IDX                                                  5
4288#define regBIF_CFG_DEV1_EPF0_0_MSIX_CAP_LIST                                                            0x12030
4289#define regBIF_CFG_DEV1_EPF0_0_MSIX_CAP_LIST_BASE_IDX                                                   5
4290#define regBIF_CFG_DEV1_EPF0_0_MSIX_MSG_CNTL                                                            0x12030
4291#define regBIF_CFG_DEV1_EPF0_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
4292#define regBIF_CFG_DEV1_EPF0_0_MSIX_TABLE                                                               0x12031
4293#define regBIF_CFG_DEV1_EPF0_0_MSIX_TABLE_BASE_IDX                                                      5
4294#define regBIF_CFG_DEV1_EPF0_0_MSIX_PBA                                                                 0x12032
4295#define regBIF_CFG_DEV1_EPF0_0_MSIX_PBA_BASE_IDX                                                        5
4296#define regBIF_CFG_DEV1_EPF0_0_SATA_CAP_0                                                               0x12034
4297#define regBIF_CFG_DEV1_EPF0_0_SATA_CAP_0_BASE_IDX                                                      5
4298#define regBIF_CFG_DEV1_EPF0_0_SATA_CAP_1                                                               0x12035
4299#define regBIF_CFG_DEV1_EPF0_0_SATA_CAP_1_BASE_IDX                                                      5
4300#define regBIF_CFG_DEV1_EPF0_0_SATA_IDP_INDEX                                                           0x12036
4301#define regBIF_CFG_DEV1_EPF0_0_SATA_IDP_INDEX_BASE_IDX                                                  5
4302#define regBIF_CFG_DEV1_EPF0_0_SATA_IDP_DATA                                                            0x12037
4303#define regBIF_CFG_DEV1_EPF0_0_SATA_IDP_DATA_BASE_IDX                                                   5
4304#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x12040
4305#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
4306#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x12041
4307#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
4308#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC1                                                    0x12042
4309#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
4310#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC2                                                    0x12043
4311#define regBIF_CFG_DEV1_EPF0_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
4312#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC_ENH_CAP_LIST                                                     0x12044
4313#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                            5
4314#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG1                                                    0x12045
4315#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                           5
4316#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG2                                                    0x12046
4317#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                           5
4318#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CNTL                                                        0x12047
4319#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_CNTL_BASE_IDX                                               5
4320#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_STATUS                                                      0x12047
4321#define regBIF_CFG_DEV1_EPF0_0_PCIE_PORT_VC_STATUS_BASE_IDX                                             5
4322#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP                                                    0x12048
4323#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                           5
4324#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL                                                   0x12049
4325#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                          5
4326#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS                                                 0x1204a
4327#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                        5
4328#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP                                                    0x1204b
4329#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                           5
4330#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL                                                   0x1204c
4331#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                          5
4332#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS                                                 0x1204d
4333#define regBIF_CFG_DEV1_EPF0_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                        5
4334#define regBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x12054
4335#define regBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
4336#define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_STATUS                                                   0x12055
4337#define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
4338#define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_MASK                                                     0x12056
4339#define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
4340#define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x12057
4341#define regBIF_CFG_DEV1_EPF0_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
4342#define regBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_STATUS                                                     0x12058
4343#define regBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
4344#define regBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_MASK                                                       0x12059
4345#define regBIF_CFG_DEV1_EPF0_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
4346#define regBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1205a
4347#define regBIF_CFG_DEV1_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
4348#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG0                                                            0x1205b
4349#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
4350#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG1                                                            0x1205c
4351#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
4352#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG2                                                            0x1205d
4353#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
4354#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG3                                                            0x1205e
4355#define regBIF_CFG_DEV1_EPF0_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
4356#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG0                                                     0x12062
4357#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
4358#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG1                                                     0x12063
4359#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
4360#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG2                                                     0x12064
4361#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
4362#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG3                                                     0x12065
4363#define regBIF_CFG_DEV1_EPF0_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
4364#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR_ENH_CAP_LIST                                                    0x12080
4365#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
4366#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CAP                                                            0x12081
4367#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
4368#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CNTL                                                           0x12082
4369#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
4370#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CAP                                                            0x12083
4371#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
4372#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CNTL                                                           0x12084
4373#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
4374#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CAP                                                            0x12085
4375#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
4376#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CNTL                                                           0x12086
4377#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
4378#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CAP                                                            0x12087
4379#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
4380#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CNTL                                                           0x12088
4381#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
4382#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CAP                                                            0x12089
4383#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
4384#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CNTL                                                           0x1208a
4385#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
4386#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CAP                                                            0x1208b
4387#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
4388#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CNTL                                                           0x1208c
4389#define regBIF_CFG_DEV1_EPF0_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
4390#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x12090
4391#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
4392#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x12091
4393#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
4394#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA                                                     0x12092
4395#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
4396#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_CAP                                                      0x12093
4397#define regBIF_CFG_DEV1_EPF0_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
4398#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST                                                    0x12094
4399#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
4400#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CAP                                                             0x12095
4401#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CAP_BASE_IDX                                                    5
4402#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_LATENCY_INDICATOR                                               0x12096
4403#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
4404#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_STATUS                                                          0x12097
4405#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
4406#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CNTL                                                            0x12097
4407#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
4408#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x12098
4409#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
4410#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x12098
4411#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
4412#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x12098
4413#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
4414#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x12098
4415#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
4416#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x12099
4417#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
4418#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x12099
4419#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
4420#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x12099
4421#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
4422#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x12099
4423#define regBIF_CFG_DEV1_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
4424#define regBIF_CFG_DEV1_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST                                              0x1209c
4425#define regBIF_CFG_DEV1_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                     5
4426#define regBIF_CFG_DEV1_EPF0_0_PCIE_LINK_CNTL3                                                          0x1209d
4427#define regBIF_CFG_DEV1_EPF0_0_PCIE_LINK_CNTL3_BASE_IDX                                                 5
4428#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_ERROR_STATUS                                                   0x1209e
4429#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                          5
4430#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x1209f
4431#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                   5
4432#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x1209f
4433#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                   5
4434#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x120a0
4435#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                   5
4436#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x120a0
4437#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                   5
4438#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x120a1
4439#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                   5
4440#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x120a1
4441#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                   5
4442#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x120a2
4443#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                   5
4444#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x120a2
4445#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                   5
4446#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x120a3
4447#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                   5
4448#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x120a3
4449#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                   5
4450#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x120a4
4451#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                  5
4452#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x120a4
4453#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                  5
4454#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x120a5
4455#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                  5
4456#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x120a5
4457#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                  5
4458#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x120a6
4459#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                  5
4460#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x120a6
4461#define regBIF_CFG_DEV1_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                  5
4462#define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_ENH_CAP_LIST                                                    0x120a8
4463#define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
4464#define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CAP                                                             0x120a9
4465#define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CAP_BASE_IDX                                                    5
4466#define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CNTL                                                            0x120a9
4467#define regBIF_CFG_DEV1_EPF0_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
4468#define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_ENH_CAP_LIST                                                  0x120b4
4469#define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
4470#define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_CAP                                                           0x120b5
4471#define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_CAP_BASE_IDX                                                  5
4472#define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_CNTL                                                          0x120b5
4473#define regBIF_CFG_DEV1_EPF0_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
4474#define regBIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST                                                    0x120c8
4475#define regBIF_CFG_DEV1_EPF0_0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX                                           5
4476#define regBIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP                                                             0x120c9
4477#define regBIF_CFG_DEV1_EPF0_0_PCIE_LTR_CAP_BASE_IDX                                                    5
4478#define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_ENH_CAP_LIST                                                    0x120ca
4479#define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
4480#define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CAP                                                             0x120cb
4481#define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CAP_BASE_IDX                                                    5
4482#define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CNTL                                                            0x120cb
4483#define regBIF_CFG_DEV1_EPF0_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
4484#define regBIF_CFG_DEV1_EPF0_0_PCIE_DLF_ENH_CAP_LIST                                                    0x12100
4485#define regBIF_CFG_DEV1_EPF0_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                           5
4486#define regBIF_CFG_DEV1_EPF0_0_DATA_LINK_FEATURE_CAP                                                    0x12101
4487#define regBIF_CFG_DEV1_EPF0_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                           5
4488#define regBIF_CFG_DEV1_EPF0_0_DATA_LINK_FEATURE_STATUS                                                 0x12102
4489#define regBIF_CFG_DEV1_EPF0_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                        5
4490#define regBIF_CFG_DEV1_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST                                               0x12104
4491#define regBIF_CFG_DEV1_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                      5
4492#define regBIF_CFG_DEV1_EPF0_0_LINK_CAP_16GT                                                            0x12105
4493#define regBIF_CFG_DEV1_EPF0_0_LINK_CAP_16GT_BASE_IDX                                                   5
4494#define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL_16GT                                                           0x12106
4495#define regBIF_CFG_DEV1_EPF0_0_LINK_CNTL_16GT_BASE_IDX                                                  5
4496#define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS_16GT                                                         0x12107
4497#define regBIF_CFG_DEV1_EPF0_0_LINK_STATUS_16GT_BASE_IDX                                                5
4498#define regBIF_CFG_DEV1_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                        0x12108
4499#define regBIF_CFG_DEV1_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                               5
4500#define regBIF_CFG_DEV1_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                         0x12109
4501#define regBIF_CFG_DEV1_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
4502#define regBIF_CFG_DEV1_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                         0x1210a
4503#define regBIF_CFG_DEV1_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
4504#define regBIF_CFG_DEV1_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT                                            0x1210c
4505#define regBIF_CFG_DEV1_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
4506#define regBIF_CFG_DEV1_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT                                            0x1210c
4507#define regBIF_CFG_DEV1_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
4508#define regBIF_CFG_DEV1_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT                                            0x1210c
4509#define regBIF_CFG_DEV1_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
4510#define regBIF_CFG_DEV1_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT                                            0x1210c
4511#define regBIF_CFG_DEV1_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
4512#define regBIF_CFG_DEV1_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT                                            0x1210d
4513#define regBIF_CFG_DEV1_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
4514#define regBIF_CFG_DEV1_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT                                            0x1210d
4515#define regBIF_CFG_DEV1_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
4516#define regBIF_CFG_DEV1_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT                                            0x1210d
4517#define regBIF_CFG_DEV1_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
4518#define regBIF_CFG_DEV1_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT                                            0x1210d
4519#define regBIF_CFG_DEV1_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
4520#define regBIF_CFG_DEV1_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT                                            0x1210e
4521#define regBIF_CFG_DEV1_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
4522#define regBIF_CFG_DEV1_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT                                            0x1210e
4523#define regBIF_CFG_DEV1_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
4524#define regBIF_CFG_DEV1_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT                                           0x1210e
4525#define regBIF_CFG_DEV1_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
4526#define regBIF_CFG_DEV1_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT                                           0x1210e
4527#define regBIF_CFG_DEV1_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
4528#define regBIF_CFG_DEV1_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT                                           0x1210f
4529#define regBIF_CFG_DEV1_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
4530#define regBIF_CFG_DEV1_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT                                           0x1210f
4531#define regBIF_CFG_DEV1_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
4532#define regBIF_CFG_DEV1_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT                                           0x1210f
4533#define regBIF_CFG_DEV1_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
4534#define regBIF_CFG_DEV1_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT                                           0x1210f
4535#define regBIF_CFG_DEV1_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
4536#define regBIF_CFG_DEV1_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST                                              0x12114
4537#define regBIF_CFG_DEV1_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                     5
4538#define regBIF_CFG_DEV1_EPF0_0_MARGINING_PORT_CAP                                                       0x12115
4539#define regBIF_CFG_DEV1_EPF0_0_MARGINING_PORT_CAP_BASE_IDX                                              5
4540#define regBIF_CFG_DEV1_EPF0_0_MARGINING_PORT_STATUS                                                    0x12115
4541#define regBIF_CFG_DEV1_EPF0_0_MARGINING_PORT_STATUS_BASE_IDX                                           5
4542#define regBIF_CFG_DEV1_EPF0_0_LANE_0_MARGINING_LANE_CNTL                                               0x12116
4543#define regBIF_CFG_DEV1_EPF0_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                      5
4544#define regBIF_CFG_DEV1_EPF0_0_LANE_0_MARGINING_LANE_STATUS                                             0x12116
4545#define regBIF_CFG_DEV1_EPF0_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                    5
4546#define regBIF_CFG_DEV1_EPF0_0_LANE_1_MARGINING_LANE_CNTL                                               0x12117
4547#define regBIF_CFG_DEV1_EPF0_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                      5
4548#define regBIF_CFG_DEV1_EPF0_0_LANE_1_MARGINING_LANE_STATUS                                             0x12117
4549#define regBIF_CFG_DEV1_EPF0_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                    5
4550#define regBIF_CFG_DEV1_EPF0_0_LANE_2_MARGINING_LANE_CNTL                                               0x12118
4551#define regBIF_CFG_DEV1_EPF0_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                      5
4552#define regBIF_CFG_DEV1_EPF0_0_LANE_2_MARGINING_LANE_STATUS                                             0x12118
4553#define regBIF_CFG_DEV1_EPF0_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                    5
4554#define regBIF_CFG_DEV1_EPF0_0_LANE_3_MARGINING_LANE_CNTL                                               0x12119
4555#define regBIF_CFG_DEV1_EPF0_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                      5
4556#define regBIF_CFG_DEV1_EPF0_0_LANE_3_MARGINING_LANE_STATUS                                             0x12119
4557#define regBIF_CFG_DEV1_EPF0_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                    5
4558#define regBIF_CFG_DEV1_EPF0_0_LANE_4_MARGINING_LANE_CNTL                                               0x1211a
4559#define regBIF_CFG_DEV1_EPF0_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                      5
4560#define regBIF_CFG_DEV1_EPF0_0_LANE_4_MARGINING_LANE_STATUS                                             0x1211a
4561#define regBIF_CFG_DEV1_EPF0_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                    5
4562#define regBIF_CFG_DEV1_EPF0_0_LANE_5_MARGINING_LANE_CNTL                                               0x1211b
4563#define regBIF_CFG_DEV1_EPF0_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                      5
4564#define regBIF_CFG_DEV1_EPF0_0_LANE_5_MARGINING_LANE_STATUS                                             0x1211b
4565#define regBIF_CFG_DEV1_EPF0_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                    5
4566#define regBIF_CFG_DEV1_EPF0_0_LANE_6_MARGINING_LANE_CNTL                                               0x1211c
4567#define regBIF_CFG_DEV1_EPF0_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                      5
4568#define regBIF_CFG_DEV1_EPF0_0_LANE_6_MARGINING_LANE_STATUS                                             0x1211c
4569#define regBIF_CFG_DEV1_EPF0_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                    5
4570#define regBIF_CFG_DEV1_EPF0_0_LANE_7_MARGINING_LANE_CNTL                                               0x1211d
4571#define regBIF_CFG_DEV1_EPF0_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                      5
4572#define regBIF_CFG_DEV1_EPF0_0_LANE_7_MARGINING_LANE_STATUS                                             0x1211d
4573#define regBIF_CFG_DEV1_EPF0_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                    5
4574#define regBIF_CFG_DEV1_EPF0_0_LANE_8_MARGINING_LANE_CNTL                                               0x1211e
4575#define regBIF_CFG_DEV1_EPF0_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                      5
4576#define regBIF_CFG_DEV1_EPF0_0_LANE_8_MARGINING_LANE_STATUS                                             0x1211e
4577#define regBIF_CFG_DEV1_EPF0_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                    5
4578#define regBIF_CFG_DEV1_EPF0_0_LANE_9_MARGINING_LANE_CNTL                                               0x1211f
4579#define regBIF_CFG_DEV1_EPF0_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                      5
4580#define regBIF_CFG_DEV1_EPF0_0_LANE_9_MARGINING_LANE_STATUS                                             0x1211f
4581#define regBIF_CFG_DEV1_EPF0_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                    5
4582#define regBIF_CFG_DEV1_EPF0_0_LANE_10_MARGINING_LANE_CNTL                                              0x12120
4583#define regBIF_CFG_DEV1_EPF0_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                     5
4584#define regBIF_CFG_DEV1_EPF0_0_LANE_10_MARGINING_LANE_STATUS                                            0x12120
4585#define regBIF_CFG_DEV1_EPF0_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                   5
4586#define regBIF_CFG_DEV1_EPF0_0_LANE_11_MARGINING_LANE_CNTL                                              0x12121
4587#define regBIF_CFG_DEV1_EPF0_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                     5
4588#define regBIF_CFG_DEV1_EPF0_0_LANE_11_MARGINING_LANE_STATUS                                            0x12121
4589#define regBIF_CFG_DEV1_EPF0_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                   5
4590#define regBIF_CFG_DEV1_EPF0_0_LANE_12_MARGINING_LANE_CNTL                                              0x12122
4591#define regBIF_CFG_DEV1_EPF0_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                     5
4592#define regBIF_CFG_DEV1_EPF0_0_LANE_12_MARGINING_LANE_STATUS                                            0x12122
4593#define regBIF_CFG_DEV1_EPF0_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                   5
4594#define regBIF_CFG_DEV1_EPF0_0_LANE_13_MARGINING_LANE_CNTL                                              0x12123
4595#define regBIF_CFG_DEV1_EPF0_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                     5
4596#define regBIF_CFG_DEV1_EPF0_0_LANE_13_MARGINING_LANE_STATUS                                            0x12123
4597#define regBIF_CFG_DEV1_EPF0_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                   5
4598#define regBIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_CNTL                                              0x12124
4599#define regBIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                     5
4600#define regBIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS                                            0x12124
4601#define regBIF_CFG_DEV1_EPF0_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                   5
4602#define regBIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_CNTL                                              0x12125
4603#define regBIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                     5
4604#define regBIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_STATUS                                            0x12125
4605#define regBIF_CFG_DEV1_EPF0_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                   5
4606#define regBIF_CFG_DEV1_EPF0_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1215c
4607#define regBIF_CFG_DEV1_EPF0_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
4608#define regBIF_CFG_DEV1_EPF0_0_RTR_DATA1                                                                0x1215d
4609#define regBIF_CFG_DEV1_EPF0_0_RTR_DATA1_BASE_IDX                                                       5
4610#define regBIF_CFG_DEV1_EPF0_0_RTR_DATA2                                                                0x1215e
4611#define regBIF_CFG_DEV1_EPF0_0_RTR_DATA2_BASE_IDX                                                       5
4612
4613
4614// addressBlock: nbio_nbif0_bif_cfg_dev1_epf1_bifcfgdecp
4615// base address: 0x10149000
4616#define regBIF_CFG_DEV1_EPF1_0_VENDOR_ID                                                                0x12400
4617#define regBIF_CFG_DEV1_EPF1_0_VENDOR_ID_BASE_IDX                                                       5
4618#define regBIF_CFG_DEV1_EPF1_0_DEVICE_ID                                                                0x12400
4619#define regBIF_CFG_DEV1_EPF1_0_DEVICE_ID_BASE_IDX                                                       5
4620#define regBIF_CFG_DEV1_EPF1_0_COMMAND                                                                  0x12401
4621#define regBIF_CFG_DEV1_EPF1_0_COMMAND_BASE_IDX                                                         5
4622#define regBIF_CFG_DEV1_EPF1_0_STATUS                                                                   0x12401
4623#define regBIF_CFG_DEV1_EPF1_0_STATUS_BASE_IDX                                                          5
4624#define regBIF_CFG_DEV1_EPF1_0_REVISION_ID                                                              0x12402
4625#define regBIF_CFG_DEV1_EPF1_0_REVISION_ID_BASE_IDX                                                     5
4626#define regBIF_CFG_DEV1_EPF1_0_PROG_INTERFACE                                                           0x12402
4627#define regBIF_CFG_DEV1_EPF1_0_PROG_INTERFACE_BASE_IDX                                                  5
4628#define regBIF_CFG_DEV1_EPF1_0_SUB_CLASS                                                                0x12402
4629#define regBIF_CFG_DEV1_EPF1_0_SUB_CLASS_BASE_IDX                                                       5
4630#define regBIF_CFG_DEV1_EPF1_0_BASE_CLASS                                                               0x12402
4631#define regBIF_CFG_DEV1_EPF1_0_BASE_CLASS_BASE_IDX                                                      5
4632#define regBIF_CFG_DEV1_EPF1_0_CACHE_LINE                                                               0x12403
4633#define regBIF_CFG_DEV1_EPF1_0_CACHE_LINE_BASE_IDX                                                      5
4634#define regBIF_CFG_DEV1_EPF1_0_LATENCY                                                                  0x12403
4635#define regBIF_CFG_DEV1_EPF1_0_LATENCY_BASE_IDX                                                         5
4636#define regBIF_CFG_DEV1_EPF1_0_HEADER                                                                   0x12403
4637#define regBIF_CFG_DEV1_EPF1_0_HEADER_BASE_IDX                                                          5
4638#define regBIF_CFG_DEV1_EPF1_0_BIST                                                                     0x12403
4639#define regBIF_CFG_DEV1_EPF1_0_BIST_BASE_IDX                                                            5
4640#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_1                                                              0x12404
4641#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_1_BASE_IDX                                                     5
4642#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_2                                                              0x12405
4643#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_2_BASE_IDX                                                     5
4644#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_3                                                              0x12406
4645#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_3_BASE_IDX                                                     5
4646#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_4                                                              0x12407
4647#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_4_BASE_IDX                                                     5
4648#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_5                                                              0x12408
4649#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_5_BASE_IDX                                                     5
4650#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_6                                                              0x12409
4651#define regBIF_CFG_DEV1_EPF1_0_BASE_ADDR_6_BASE_IDX                                                     5
4652#define regBIF_CFG_DEV1_EPF1_0_ADAPTER_ID                                                               0x1240b
4653#define regBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_BASE_IDX                                                      5
4654#define regBIF_CFG_DEV1_EPF1_0_ROM_BASE_ADDR                                                            0x1240c
4655#define regBIF_CFG_DEV1_EPF1_0_ROM_BASE_ADDR_BASE_IDX                                                   5
4656#define regBIF_CFG_DEV1_EPF1_0_CAP_PTR                                                                  0x1240d
4657#define regBIF_CFG_DEV1_EPF1_0_CAP_PTR_BASE_IDX                                                         5
4658#define regBIF_CFG_DEV1_EPF1_0_INTERRUPT_LINE                                                           0x1240f
4659#define regBIF_CFG_DEV1_EPF1_0_INTERRUPT_LINE_BASE_IDX                                                  5
4660#define regBIF_CFG_DEV1_EPF1_0_INTERRUPT_PIN                                                            0x1240f
4661#define regBIF_CFG_DEV1_EPF1_0_INTERRUPT_PIN_BASE_IDX                                                   5
4662#define regBIF_CFG_DEV1_EPF1_0_MIN_GRANT                                                                0x1240f
4663#define regBIF_CFG_DEV1_EPF1_0_MIN_GRANT_BASE_IDX                                                       5
4664#define regBIF_CFG_DEV1_EPF1_0_MAX_LATENCY                                                              0x1240f
4665#define regBIF_CFG_DEV1_EPF1_0_MAX_LATENCY_BASE_IDX                                                     5
4666#define regBIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST                                                          0x12412
4667#define regBIF_CFG_DEV1_EPF1_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
4668#define regBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W                                                             0x12413
4669#define regBIF_CFG_DEV1_EPF1_0_ADAPTER_ID_W_BASE_IDX                                                    5
4670#define regBIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST                                                             0x12414
4671#define regBIF_CFG_DEV1_EPF1_0_PMI_CAP_LIST_BASE_IDX                                                    5
4672#define regBIF_CFG_DEV1_EPF1_0_PMI_CAP                                                                  0x12414
4673#define regBIF_CFG_DEV1_EPF1_0_PMI_CAP_BASE_IDX                                                         5
4674#define regBIF_CFG_DEV1_EPF1_0_PMI_STATUS_CNTL                                                          0x12415
4675#define regBIF_CFG_DEV1_EPF1_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
4676#define regBIF_CFG_DEV1_EPF1_0_SBRN                                                                     0x12418
4677#define regBIF_CFG_DEV1_EPF1_0_SBRN_BASE_IDX                                                            5
4678#define regBIF_CFG_DEV1_EPF1_0_FLADJ                                                                    0x12418
4679#define regBIF_CFG_DEV1_EPF1_0_FLADJ_BASE_IDX                                                           5
4680#define regBIF_CFG_DEV1_EPF1_0_DBESL_DBESLD                                                             0x12418
4681#define regBIF_CFG_DEV1_EPF1_0_DBESL_DBESLD_BASE_IDX                                                    5
4682#define regBIF_CFG_DEV1_EPF1_0_PCIE_CAP_LIST                                                            0x12419
4683#define regBIF_CFG_DEV1_EPF1_0_PCIE_CAP_LIST_BASE_IDX                                                   5
4684#define regBIF_CFG_DEV1_EPF1_0_PCIE_CAP                                                                 0x12419
4685#define regBIF_CFG_DEV1_EPF1_0_PCIE_CAP_BASE_IDX                                                        5
4686#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CAP                                                               0x1241a
4687#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CAP_BASE_IDX                                                      5
4688#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL                                                              0x1241b
4689#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL_BASE_IDX                                                     5
4690#define regBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS                                                            0x1241b
4691#define regBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS_BASE_IDX                                                   5
4692#define regBIF_CFG_DEV1_EPF1_0_LINK_CAP                                                                 0x1241c
4693#define regBIF_CFG_DEV1_EPF1_0_LINK_CAP_BASE_IDX                                                        5
4694#define regBIF_CFG_DEV1_EPF1_0_LINK_CNTL                                                                0x1241d
4695#define regBIF_CFG_DEV1_EPF1_0_LINK_CNTL_BASE_IDX                                                       5
4696#define regBIF_CFG_DEV1_EPF1_0_LINK_STATUS                                                              0x1241d
4697#define regBIF_CFG_DEV1_EPF1_0_LINK_STATUS_BASE_IDX                                                     5
4698#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CAP2                                                              0x12422
4699#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CAP2_BASE_IDX                                                     5
4700#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2                                                             0x12423
4701#define regBIF_CFG_DEV1_EPF1_0_DEVICE_CNTL2_BASE_IDX                                                    5
4702#define regBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS2                                                           0x12423
4703#define regBIF_CFG_DEV1_EPF1_0_DEVICE_STATUS2_BASE_IDX                                                  5
4704#define regBIF_CFG_DEV1_EPF1_0_LINK_CAP2                                                                0x12424
4705#define regBIF_CFG_DEV1_EPF1_0_LINK_CAP2_BASE_IDX                                                       5
4706#define regBIF_CFG_DEV1_EPF1_0_LINK_CNTL2                                                               0x12425
4707#define regBIF_CFG_DEV1_EPF1_0_LINK_CNTL2_BASE_IDX                                                      5
4708#define regBIF_CFG_DEV1_EPF1_0_LINK_STATUS2                                                             0x12425
4709#define regBIF_CFG_DEV1_EPF1_0_LINK_STATUS2_BASE_IDX                                                    5
4710#define regBIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST                                                             0x12428
4711#define regBIF_CFG_DEV1_EPF1_0_MSI_CAP_LIST_BASE_IDX                                                    5
4712#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL                                                             0x12428
4713#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_CNTL_BASE_IDX                                                    5
4714#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_LO                                                          0x12429
4715#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
4716#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_HI                                                          0x1242a
4717#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
4718#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA                                                             0x1242a
4719#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_BASE_IDX                                                    5
4720#define regBIF_CFG_DEV1_EPF1_0_MSI_EXT_MSG_DATA                                                         0x1242a
4721#define regBIF_CFG_DEV1_EPF1_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
4722#define regBIF_CFG_DEV1_EPF1_0_MSI_MASK                                                                 0x1242b
4723#define regBIF_CFG_DEV1_EPF1_0_MSI_MASK_BASE_IDX                                                        5
4724#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_64                                                          0x1242b
4725#define regBIF_CFG_DEV1_EPF1_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
4726#define regBIF_CFG_DEV1_EPF1_0_MSI_EXT_MSG_DATA_64                                                      0x1242b
4727#define regBIF_CFG_DEV1_EPF1_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
4728#define regBIF_CFG_DEV1_EPF1_0_MSI_MASK_64                                                              0x1242c
4729#define regBIF_CFG_DEV1_EPF1_0_MSI_MASK_64_BASE_IDX                                                     5
4730#define regBIF_CFG_DEV1_EPF1_0_MSI_PENDING                                                              0x1242c
4731#define regBIF_CFG_DEV1_EPF1_0_MSI_PENDING_BASE_IDX                                                     5
4732#define regBIF_CFG_DEV1_EPF1_0_MSI_PENDING_64                                                           0x1242d
4733#define regBIF_CFG_DEV1_EPF1_0_MSI_PENDING_64_BASE_IDX                                                  5
4734#define regBIF_CFG_DEV1_EPF1_0_MSIX_CAP_LIST                                                            0x12430
4735#define regBIF_CFG_DEV1_EPF1_0_MSIX_CAP_LIST_BASE_IDX                                                   5
4736#define regBIF_CFG_DEV1_EPF1_0_MSIX_MSG_CNTL                                                            0x12430
4737#define regBIF_CFG_DEV1_EPF1_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
4738#define regBIF_CFG_DEV1_EPF1_0_MSIX_TABLE                                                               0x12431
4739#define regBIF_CFG_DEV1_EPF1_0_MSIX_TABLE_BASE_IDX                                                      5
4740#define regBIF_CFG_DEV1_EPF1_0_MSIX_PBA                                                                 0x12432
4741#define regBIF_CFG_DEV1_EPF1_0_MSIX_PBA_BASE_IDX                                                        5
4742#define regBIF_CFG_DEV1_EPF1_0_SATA_CAP_0                                                               0x12434
4743#define regBIF_CFG_DEV1_EPF1_0_SATA_CAP_0_BASE_IDX                                                      5
4744#define regBIF_CFG_DEV1_EPF1_0_SATA_CAP_1                                                               0x12435
4745#define regBIF_CFG_DEV1_EPF1_0_SATA_CAP_1_BASE_IDX                                                      5
4746#define regBIF_CFG_DEV1_EPF1_0_SATA_IDP_INDEX                                                           0x12436
4747#define regBIF_CFG_DEV1_EPF1_0_SATA_IDP_INDEX_BASE_IDX                                                  5
4748#define regBIF_CFG_DEV1_EPF1_0_SATA_IDP_DATA                                                            0x12437
4749#define regBIF_CFG_DEV1_EPF1_0_SATA_IDP_DATA_BASE_IDX                                                   5
4750#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x12440
4751#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
4752#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x12441
4753#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
4754#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC1                                                    0x12442
4755#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
4756#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC2                                                    0x12443
4757#define regBIF_CFG_DEV1_EPF1_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
4758#define regBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x12454
4759#define regBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
4760#define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_STATUS                                                   0x12455
4761#define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
4762#define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_MASK                                                     0x12456
4763#define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
4764#define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x12457
4765#define regBIF_CFG_DEV1_EPF1_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
4766#define regBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_STATUS                                                     0x12458
4767#define regBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
4768#define regBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_MASK                                                       0x12459
4769#define regBIF_CFG_DEV1_EPF1_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
4770#define regBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1245a
4771#define regBIF_CFG_DEV1_EPF1_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
4772#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG0                                                            0x1245b
4773#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
4774#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG1                                                            0x1245c
4775#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
4776#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG2                                                            0x1245d
4777#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
4778#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG3                                                            0x1245e
4779#define regBIF_CFG_DEV1_EPF1_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
4780#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG0                                                     0x12462
4781#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
4782#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG1                                                     0x12463
4783#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
4784#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG2                                                     0x12464
4785#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
4786#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG3                                                     0x12465
4787#define regBIF_CFG_DEV1_EPF1_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
4788#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR_ENH_CAP_LIST                                                    0x12480
4789#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
4790#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CAP                                                            0x12481
4791#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
4792#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CNTL                                                           0x12482
4793#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
4794#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CAP                                                            0x12483
4795#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
4796#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL                                                           0x12484
4797#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
4798#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CAP                                                            0x12485
4799#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
4800#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CNTL                                                           0x12486
4801#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
4802#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CAP                                                            0x12487
4803#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
4804#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CNTL                                                           0x12488
4805#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
4806#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CAP                                                            0x12489
4807#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
4808#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CNTL                                                           0x1248a
4809#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
4810#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CAP                                                            0x1248b
4811#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
4812#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CNTL                                                           0x1248c
4813#define regBIF_CFG_DEV1_EPF1_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
4814#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x12490
4815#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
4816#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x12491
4817#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
4818#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA                                                     0x12492
4819#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
4820#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_CAP                                                      0x12493
4821#define regBIF_CFG_DEV1_EPF1_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
4822#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_ENH_CAP_LIST                                                    0x12494
4823#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
4824#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP                                                             0x12495
4825#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CAP_BASE_IDX                                                    5
4826#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_LATENCY_INDICATOR                                               0x12496
4827#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
4828#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS                                                          0x12497
4829#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
4830#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CNTL                                                            0x12497
4831#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
4832#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x12498
4833#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
4834#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x12498
4835#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
4836#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x12498
4837#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
4838#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x12498
4839#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
4840#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x12499
4841#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
4842#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x12499
4843#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
4844#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x12499
4845#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
4846#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x12499
4847#define regBIF_CFG_DEV1_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
4848#define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST                                                    0x124a8
4849#define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
4850#define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP                                                             0x124a9
4851#define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CAP_BASE_IDX                                                    5
4852#define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL                                                            0x124a9
4853#define regBIF_CFG_DEV1_EPF1_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
4854#define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_ENH_CAP_LIST                                                  0x124b4
4855#define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
4856#define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_CAP                                                           0x124b5
4857#define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_CAP_BASE_IDX                                                  5
4858#define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_CNTL                                                          0x124b5
4859#define regBIF_CFG_DEV1_EPF1_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
4860#define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST                                                    0x124ca
4861#define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
4862#define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CAP                                                             0x124cb
4863#define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CAP_BASE_IDX                                                    5
4864#define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL                                                            0x124cb
4865#define regBIF_CFG_DEV1_EPF1_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
4866#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST                                                  0x124cc
4867#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_ENH_CAP_LIST_BASE_IDX                                         5
4868#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_CAP                                                           0x124cd
4869#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_CAP_BASE_IDX                                                  5
4870#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_CONTROL                                                       0x124ce
4871#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_CONTROL_BASE_IDX                                              5
4872#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_STATUS                                                        0x124ce
4873#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_STATUS_BASE_IDX                                               5
4874#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_INITIAL_VFS                                                   0x124cf
4875#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_INITIAL_VFS_BASE_IDX                                          5
4876#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_TOTAL_VFS                                                     0x124cf
4877#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_TOTAL_VFS_BASE_IDX                                            5
4878#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_NUM_VFS                                                       0x124d0
4879#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_NUM_VFS_BASE_IDX                                              5
4880#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK                                                 0x124d0
4881#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_FUNC_DEP_LINK_BASE_IDX                                        5
4882#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET                                               0x124d1
4883#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_FIRST_VF_OFFSET_BASE_IDX                                      5
4884#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_STRIDE                                                     0x124d1
4885#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_STRIDE_BASE_IDX                                            5
4886#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID                                                  0x124d2
4887#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_DEVICE_ID_BASE_IDX                                         5
4888#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE                                           0x124d3
4889#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_SUPPORTED_PAGE_SIZE_BASE_IDX                                  5
4890#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE                                              0x124d4
4891#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_SYSTEM_PAGE_SIZE_BASE_IDX                                     5
4892#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0                                                0x124d5
4893#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_0_BASE_IDX                                       5
4894#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1                                                0x124d6
4895#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_1_BASE_IDX                                       5
4896#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2                                                0x124d7
4897#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_2_BASE_IDX                                       5
4898#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3                                                0x124d8
4899#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_3_BASE_IDX                                       5
4900#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4                                                0x124d9
4901#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_4_BASE_IDX                                       5
4902#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5                                                0x124da
4903#define regBIF_CFG_DEV1_EPF1_0_PCIE_SRIOV_VF_BASE_ADDR_5_BASE_IDX                                       5
4904#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST                                          0x12530
4905#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR_ENH_CAP_LIST_BASE_IDX                                 5
4906#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP                                                  0x12531
4907#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR1_CAP_BASE_IDX                                         5
4908#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR1_CNTL                                                 0x12532
4909#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR1_CNTL_BASE_IDX                                        5
4910#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP                                                  0x12533
4911#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR2_CAP_BASE_IDX                                         5
4912#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL                                                 0x12534
4913#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR2_CNTL_BASE_IDX                                        5
4914#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR3_CAP                                                  0x12535
4915#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR3_CAP_BASE_IDX                                         5
4916#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL                                                 0x12536
4917#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR3_CNTL_BASE_IDX                                        5
4918#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP                                                  0x12537
4919#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR4_CAP_BASE_IDX                                         5
4920#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL                                                 0x12538
4921#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR4_CNTL_BASE_IDX                                        5
4922#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP                                                  0x12539
4923#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR5_CAP_BASE_IDX                                         5
4924#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL                                                 0x1253a
4925#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR5_CNTL_BASE_IDX                                        5
4926#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP                                                  0x1253b
4927#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR6_CAP_BASE_IDX                                         5
4928#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL                                                 0x1253c
4929#define regBIF_CFG_DEV1_EPF1_0_PCIE_VF_RESIZE_BAR6_CNTL_BASE_IDX                                        5
4930#define regBIF_CFG_DEV1_EPF1_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1255c
4931#define regBIF_CFG_DEV1_EPF1_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
4932#define regBIF_CFG_DEV1_EPF1_0_RTR_DATA1                                                                0x1255d
4933#define regBIF_CFG_DEV1_EPF1_0_RTR_DATA1_BASE_IDX                                                       5
4934#define regBIF_CFG_DEV1_EPF1_0_RTR_DATA2                                                                0x1255e
4935#define regBIF_CFG_DEV1_EPF1_0_RTR_DATA2_BASE_IDX                                                       5
4936
4937
4938// addressBlock: nbio_nbif0_bif_cfg_dev2_rc_bifcfgdecp
4939// base address: 0x10102000
4940#define regBIF_CFG_DEV2_RC0_VENDOR_ID                                                                   0x0800
4941#define regBIF_CFG_DEV2_RC0_VENDOR_ID_BASE_IDX                                                          5
4942#define regBIF_CFG_DEV2_RC0_DEVICE_ID                                                                   0x0800
4943#define regBIF_CFG_DEV2_RC0_DEVICE_ID_BASE_IDX                                                          5
4944#define regBIF_CFG_DEV2_RC0_COMMAND                                                                     0x0801
4945#define regBIF_CFG_DEV2_RC0_COMMAND_BASE_IDX                                                            5
4946#define regBIF_CFG_DEV2_RC0_STATUS                                                                      0x0801
4947#define regBIF_CFG_DEV2_RC0_STATUS_BASE_IDX                                                             5
4948#define regBIF_CFG_DEV2_RC0_REVISION_ID                                                                 0x0802
4949#define regBIF_CFG_DEV2_RC0_REVISION_ID_BASE_IDX                                                        5
4950#define regBIF_CFG_DEV2_RC0_PROG_INTERFACE                                                              0x0802
4951#define regBIF_CFG_DEV2_RC0_PROG_INTERFACE_BASE_IDX                                                     5
4952#define regBIF_CFG_DEV2_RC0_SUB_CLASS                                                                   0x0802
4953#define regBIF_CFG_DEV2_RC0_SUB_CLASS_BASE_IDX                                                          5
4954#define regBIF_CFG_DEV2_RC0_BASE_CLASS                                                                  0x0802
4955#define regBIF_CFG_DEV2_RC0_BASE_CLASS_BASE_IDX                                                         5
4956#define regBIF_CFG_DEV2_RC0_CACHE_LINE                                                                  0x0803
4957#define regBIF_CFG_DEV2_RC0_CACHE_LINE_BASE_IDX                                                         5
4958#define regBIF_CFG_DEV2_RC0_LATENCY                                                                     0x0803
4959#define regBIF_CFG_DEV2_RC0_LATENCY_BASE_IDX                                                            5
4960#define regBIF_CFG_DEV2_RC0_HEADER                                                                      0x0803
4961#define regBIF_CFG_DEV2_RC0_HEADER_BASE_IDX                                                             5
4962#define regBIF_CFG_DEV2_RC0_BIST                                                                        0x0803
4963#define regBIF_CFG_DEV2_RC0_BIST_BASE_IDX                                                               5
4964#define regBIF_CFG_DEV2_RC0_BASE_ADDR_1                                                                 0x0804
4965#define regBIF_CFG_DEV2_RC0_BASE_ADDR_1_BASE_IDX                                                        5
4966#define regBIF_CFG_DEV2_RC0_BASE_ADDR_2                                                                 0x0805
4967#define regBIF_CFG_DEV2_RC0_BASE_ADDR_2_BASE_IDX                                                        5
4968#define regBIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY                                                      0x0806
4969#define regBIF_CFG_DEV2_RC0_SUB_BUS_NUMBER_LATENCY_BASE_IDX                                             5
4970#define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT                                                               0x0807
4971#define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT_BASE_IDX                                                      5
4972#define regBIF_CFG_DEV2_RC0_SECONDARY_STATUS                                                            0x0807
4973#define regBIF_CFG_DEV2_RC0_SECONDARY_STATUS_BASE_IDX                                                   5
4974#define regBIF_CFG_DEV2_RC0_MEM_BASE_LIMIT                                                              0x0808
4975#define regBIF_CFG_DEV2_RC0_MEM_BASE_LIMIT_BASE_IDX                                                     5
4976#define regBIF_CFG_DEV2_RC0_PREF_BASE_LIMIT                                                             0x0809
4977#define regBIF_CFG_DEV2_RC0_PREF_BASE_LIMIT_BASE_IDX                                                    5
4978#define regBIF_CFG_DEV2_RC0_PREF_BASE_UPPER                                                             0x080a
4979#define regBIF_CFG_DEV2_RC0_PREF_BASE_UPPER_BASE_IDX                                                    5
4980#define regBIF_CFG_DEV2_RC0_PREF_LIMIT_UPPER                                                            0x080b
4981#define regBIF_CFG_DEV2_RC0_PREF_LIMIT_UPPER_BASE_IDX                                                   5
4982#define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT_HI                                                            0x080c
4983#define regBIF_CFG_DEV2_RC0_IO_BASE_LIMIT_HI_BASE_IDX                                                   5
4984#define regBIF_CFG_DEV2_RC0_CAP_PTR                                                                     0x080d
4985#define regBIF_CFG_DEV2_RC0_CAP_PTR_BASE_IDX                                                            5
4986#define regBIF_CFG_DEV2_RC0_ROM_BASE_ADDR                                                               0x080e
4987#define regBIF_CFG_DEV2_RC0_ROM_BASE_ADDR_BASE_IDX                                                      5
4988#define regBIF_CFG_DEV2_RC0_INTERRUPT_LINE                                                              0x080f
4989#define regBIF_CFG_DEV2_RC0_INTERRUPT_LINE_BASE_IDX                                                     5
4990#define regBIF_CFG_DEV2_RC0_INTERRUPT_PIN                                                               0x080f
4991#define regBIF_CFG_DEV2_RC0_INTERRUPT_PIN_BASE_IDX                                                      5
4992#define regBIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL                                                             0x080f
4993#define regBIF_CFG_DEV2_RC0_IRQ_BRIDGE_CNTL_BASE_IDX                                                    5
4994#define regBIF_CFG_DEV2_RC0_EXT_BRIDGE_CNTL                                                             0x0810
4995#define regBIF_CFG_DEV2_RC0_EXT_BRIDGE_CNTL_BASE_IDX                                                    5
4996#define regBIF_CFG_DEV2_RC0_PMI_CAP_LIST                                                                0x0814
4997#define regBIF_CFG_DEV2_RC0_PMI_CAP_LIST_BASE_IDX                                                       5
4998#define regBIF_CFG_DEV2_RC0_PMI_CAP                                                                     0x0814
4999#define regBIF_CFG_DEV2_RC0_PMI_CAP_BASE_IDX                                                            5
5000#define regBIF_CFG_DEV2_RC0_PMI_STATUS_CNTL                                                             0x0815
5001#define regBIF_CFG_DEV2_RC0_PMI_STATUS_CNTL_BASE_IDX                                                    5
5002#define regBIF_CFG_DEV2_RC0_PCIE_CAP_LIST                                                               0x0816
5003#define regBIF_CFG_DEV2_RC0_PCIE_CAP_LIST_BASE_IDX                                                      5
5004#define regBIF_CFG_DEV2_RC0_PCIE_CAP                                                                    0x0816
5005#define regBIF_CFG_DEV2_RC0_PCIE_CAP_BASE_IDX                                                           5
5006#define regBIF_CFG_DEV2_RC0_DEVICE_CAP                                                                  0x0817
5007#define regBIF_CFG_DEV2_RC0_DEVICE_CAP_BASE_IDX                                                         5
5008#define regBIF_CFG_DEV2_RC0_DEVICE_CNTL                                                                 0x0818
5009#define regBIF_CFG_DEV2_RC0_DEVICE_CNTL_BASE_IDX                                                        5
5010#define regBIF_CFG_DEV2_RC0_DEVICE_STATUS                                                               0x0818
5011#define regBIF_CFG_DEV2_RC0_DEVICE_STATUS_BASE_IDX                                                      5
5012#define regBIF_CFG_DEV2_RC0_LINK_CAP                                                                    0x0819
5013#define regBIF_CFG_DEV2_RC0_LINK_CAP_BASE_IDX                                                           5
5014#define regBIF_CFG_DEV2_RC0_LINK_CNTL                                                                   0x081a
5015#define regBIF_CFG_DEV2_RC0_LINK_CNTL_BASE_IDX                                                          5
5016#define regBIF_CFG_DEV2_RC0_LINK_STATUS                                                                 0x081a
5017#define regBIF_CFG_DEV2_RC0_LINK_STATUS_BASE_IDX                                                        5
5018#define regBIF_CFG_DEV2_RC0_SLOT_CAP                                                                    0x081b
5019#define regBIF_CFG_DEV2_RC0_SLOT_CAP_BASE_IDX                                                           5
5020#define regBIF_CFG_DEV2_RC0_SLOT_CNTL                                                                   0x081c
5021#define regBIF_CFG_DEV2_RC0_SLOT_CNTL_BASE_IDX                                                          5
5022#define regBIF_CFG_DEV2_RC0_SLOT_STATUS                                                                 0x081c
5023#define regBIF_CFG_DEV2_RC0_SLOT_STATUS_BASE_IDX                                                        5
5024#define regBIF_CFG_DEV2_RC0_ROOT_CNTL                                                                   0x081d
5025#define regBIF_CFG_DEV2_RC0_ROOT_CNTL_BASE_IDX                                                          5
5026#define regBIF_CFG_DEV2_RC0_ROOT_CAP                                                                    0x081d
5027#define regBIF_CFG_DEV2_RC0_ROOT_CAP_BASE_IDX                                                           5
5028#define regBIF_CFG_DEV2_RC0_ROOT_STATUS                                                                 0x081e
5029#define regBIF_CFG_DEV2_RC0_ROOT_STATUS_BASE_IDX                                                        5
5030#define regBIF_CFG_DEV2_RC0_DEVICE_CAP2                                                                 0x081f
5031#define regBIF_CFG_DEV2_RC0_DEVICE_CAP2_BASE_IDX                                                        5
5032#define regBIF_CFG_DEV2_RC0_DEVICE_CNTL2                                                                0x0820
5033#define regBIF_CFG_DEV2_RC0_DEVICE_CNTL2_BASE_IDX                                                       5
5034#define regBIF_CFG_DEV2_RC0_DEVICE_STATUS2                                                              0x0820
5035#define regBIF_CFG_DEV2_RC0_DEVICE_STATUS2_BASE_IDX                                                     5
5036#define regBIF_CFG_DEV2_RC0_LINK_CAP2                                                                   0x0821
5037#define regBIF_CFG_DEV2_RC0_LINK_CAP2_BASE_IDX                                                          5
5038#define regBIF_CFG_DEV2_RC0_LINK_CNTL2                                                                  0x0822
5039#define regBIF_CFG_DEV2_RC0_LINK_CNTL2_BASE_IDX                                                         5
5040#define regBIF_CFG_DEV2_RC0_LINK_STATUS2                                                                0x0822
5041#define regBIF_CFG_DEV2_RC0_LINK_STATUS2_BASE_IDX                                                       5
5042#define regBIF_CFG_DEV2_RC0_SLOT_CAP2                                                                   0x0823
5043#define regBIF_CFG_DEV2_RC0_SLOT_CAP2_BASE_IDX                                                          5
5044#define regBIF_CFG_DEV2_RC0_SLOT_CNTL2                                                                  0x0824
5045#define regBIF_CFG_DEV2_RC0_SLOT_CNTL2_BASE_IDX                                                         5
5046#define regBIF_CFG_DEV2_RC0_SLOT_STATUS2                                                                0x0824
5047#define regBIF_CFG_DEV2_RC0_SLOT_STATUS2_BASE_IDX                                                       5
5048#define regBIF_CFG_DEV2_RC0_MSI_CAP_LIST                                                                0x0828
5049#define regBIF_CFG_DEV2_RC0_MSI_CAP_LIST_BASE_IDX                                                       5
5050#define regBIF_CFG_DEV2_RC0_MSI_MSG_CNTL                                                                0x0828
5051#define regBIF_CFG_DEV2_RC0_MSI_MSG_CNTL_BASE_IDX                                                       5
5052#define regBIF_CFG_DEV2_RC0_MSI_MSG_ADDR_LO                                                             0x0829
5053#define regBIF_CFG_DEV2_RC0_MSI_MSG_ADDR_LO_BASE_IDX                                                    5
5054#define regBIF_CFG_DEV2_RC0_MSI_MSG_ADDR_HI                                                             0x082a
5055#define regBIF_CFG_DEV2_RC0_MSI_MSG_ADDR_HI_BASE_IDX                                                    5
5056#define regBIF_CFG_DEV2_RC0_MSI_MSG_DATA                                                                0x082a
5057#define regBIF_CFG_DEV2_RC0_MSI_MSG_DATA_BASE_IDX                                                       5
5058#define regBIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA                                                            0x082a
5059#define regBIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA_BASE_IDX                                                   5
5060#define regBIF_CFG_DEV2_RC0_MSI_MSG_DATA_64                                                             0x082b
5061#define regBIF_CFG_DEV2_RC0_MSI_MSG_DATA_64_BASE_IDX                                                    5
5062#define regBIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA_64                                                         0x082b
5063#define regBIF_CFG_DEV2_RC0_MSI_EXT_MSG_DATA_64_BASE_IDX                                                5
5064#define regBIF_CFG_DEV2_RC0_SSID_CAP_LIST                                                               0x0830
5065#define regBIF_CFG_DEV2_RC0_SSID_CAP_LIST_BASE_IDX                                                      5
5066#define regBIF_CFG_DEV2_RC0_SSID_CAP                                                                    0x0831
5067#define regBIF_CFG_DEV2_RC0_SSID_CAP_BASE_IDX                                                           5
5068#define regBIF_CFG_DEV2_RC0_MSI_MAP_CAP_LIST                                                            0x0832
5069#define regBIF_CFG_DEV2_RC0_MSI_MAP_CAP_LIST_BASE_IDX                                                   5
5070#define regBIF_CFG_DEV2_RC0_MSI_MAP_CAP                                                                 0x0832
5071#define regBIF_CFG_DEV2_RC0_MSI_MAP_CAP_BASE_IDX                                                        5
5072#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                           0x0840
5073#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                                  5
5074#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_HDR                                                    0x0841
5075#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                           5
5076#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC1                                                       0x0842
5077#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                              5
5078#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC2                                                       0x0843
5079#define regBIF_CFG_DEV2_RC0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                              5
5080#define regBIF_CFG_DEV2_RC0_PCIE_VC_ENH_CAP_LIST                                                        0x0844
5081#define regBIF_CFG_DEV2_RC0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                               5
5082#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1                                                       0x0845
5083#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                              5
5084#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG2                                                       0x0846
5085#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                              5
5086#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CNTL                                                           0x0847
5087#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_CNTL_BASE_IDX                                                  5
5088#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_STATUS                                                         0x0847
5089#define regBIF_CFG_DEV2_RC0_PCIE_PORT_VC_STATUS_BASE_IDX                                                5
5090#define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP                                                       0x0848
5091#define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                              5
5092#define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL                                                      0x0849
5093#define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                             5
5094#define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_STATUS                                                    0x084a
5095#define regBIF_CFG_DEV2_RC0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                           5
5096#define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP                                                       0x084b
5097#define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                              5
5098#define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CNTL                                                      0x084c
5099#define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                             5
5100#define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_STATUS                                                    0x084d
5101#define regBIF_CFG_DEV2_RC0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                           5
5102#define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST                                            0x0850
5103#define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_ENH_CAP_LIST_BASE_IDX                                   5
5104#define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW1                                                     0x0851
5105#define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW1_BASE_IDX                                            5
5106#define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW2                                                     0x0852
5107#define regBIF_CFG_DEV2_RC0_PCIE_DEV_SERIAL_NUM_DW2_BASE_IDX                                            5
5108#define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                               0x0854
5109#define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                      5
5110#define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_STATUS                                                      0x0855
5111#define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                             5
5112#define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_MASK                                                        0x0856
5113#define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                               5
5114#define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_SEVERITY                                                    0x0857
5115#define regBIF_CFG_DEV2_RC0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                           5
5116#define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS                                                        0x0858
5117#define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_STATUS_BASE_IDX                                               5
5118#define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK                                                          0x0859
5119#define regBIF_CFG_DEV2_RC0_PCIE_CORR_ERR_MASK_BASE_IDX                                                 5
5120#define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL                                                       0x085a
5121#define regBIF_CFG_DEV2_RC0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                              5
5122#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG0                                                               0x085b
5123#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG0_BASE_IDX                                                      5
5124#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG1                                                               0x085c
5125#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG1_BASE_IDX                                                      5
5126#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG2                                                               0x085d
5127#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG2_BASE_IDX                                                      5
5128#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG3                                                               0x085e
5129#define regBIF_CFG_DEV2_RC0_PCIE_HDR_LOG3_BASE_IDX                                                      5
5130#define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD                                                           0x085f
5131#define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_CMD_BASE_IDX                                                  5
5132#define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS                                                        0x0860
5133#define regBIF_CFG_DEV2_RC0_PCIE_ROOT_ERR_STATUS_BASE_IDX                                               5
5134#define regBIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID                                                             0x0861
5135#define regBIF_CFG_DEV2_RC0_PCIE_ERR_SRC_ID_BASE_IDX                                                    5
5136#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG0                                                        0x0862
5137#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                               5
5138#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG1                                                        0x0863
5139#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                               5
5140#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG2                                                        0x0864
5141#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                               5
5142#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG3                                                        0x0865
5143#define regBIF_CFG_DEV2_RC0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                               5
5144#define regBIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST                                                 0x089c
5145#define regBIF_CFG_DEV2_RC0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                        5
5146#define regBIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3                                                             0x089d
5147#define regBIF_CFG_DEV2_RC0_PCIE_LINK_CNTL3_BASE_IDX                                                    5
5148#define regBIF_CFG_DEV2_RC0_PCIE_LANE_ERROR_STATUS                                                      0x089e
5149#define regBIF_CFG_DEV2_RC0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                             5
5150#define regBIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL                                               0x089f
5151#define regBIF_CFG_DEV2_RC0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                      5
5152#define regBIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL                                               0x089f
5153#define regBIF_CFG_DEV2_RC0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                      5
5154#define regBIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL                                               0x08a0
5155#define regBIF_CFG_DEV2_RC0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                      5
5156#define regBIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL                                               0x08a0
5157#define regBIF_CFG_DEV2_RC0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                      5
5158#define regBIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL                                               0x08a1
5159#define regBIF_CFG_DEV2_RC0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                      5
5160#define regBIF_CFG_DEV2_RC0_PCIE_LANE_5_EQUALIZATION_CNTL                                               0x08a1
5161#define regBIF_CFG_DEV2_RC0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                      5
5162#define regBIF_CFG_DEV2_RC0_PCIE_LANE_6_EQUALIZATION_CNTL                                               0x08a2
5163#define regBIF_CFG_DEV2_RC0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                      5
5164#define regBIF_CFG_DEV2_RC0_PCIE_LANE_7_EQUALIZATION_CNTL                                               0x08a2
5165#define regBIF_CFG_DEV2_RC0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                      5
5166#define regBIF_CFG_DEV2_RC0_PCIE_LANE_8_EQUALIZATION_CNTL                                               0x08a3
5167#define regBIF_CFG_DEV2_RC0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                      5
5168#define regBIF_CFG_DEV2_RC0_PCIE_LANE_9_EQUALIZATION_CNTL                                               0x08a3
5169#define regBIF_CFG_DEV2_RC0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                      5
5170#define regBIF_CFG_DEV2_RC0_PCIE_LANE_10_EQUALIZATION_CNTL                                              0x08a4
5171#define regBIF_CFG_DEV2_RC0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                     5
5172#define regBIF_CFG_DEV2_RC0_PCIE_LANE_11_EQUALIZATION_CNTL                                              0x08a4
5173#define regBIF_CFG_DEV2_RC0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                     5
5174#define regBIF_CFG_DEV2_RC0_PCIE_LANE_12_EQUALIZATION_CNTL                                              0x08a5
5175#define regBIF_CFG_DEV2_RC0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                     5
5176#define regBIF_CFG_DEV2_RC0_PCIE_LANE_13_EQUALIZATION_CNTL                                              0x08a5
5177#define regBIF_CFG_DEV2_RC0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                     5
5178#define regBIF_CFG_DEV2_RC0_PCIE_LANE_14_EQUALIZATION_CNTL                                              0x08a6
5179#define regBIF_CFG_DEV2_RC0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                     5
5180#define regBIF_CFG_DEV2_RC0_PCIE_LANE_15_EQUALIZATION_CNTL                                              0x08a6
5181#define regBIF_CFG_DEV2_RC0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                     5
5182#define regBIF_CFG_DEV2_RC0_PCIE_ACS_ENH_CAP_LIST                                                       0x08a8
5183#define regBIF_CFG_DEV2_RC0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                              5
5184#define regBIF_CFG_DEV2_RC0_PCIE_ACS_CAP                                                                0x08a9
5185#define regBIF_CFG_DEV2_RC0_PCIE_ACS_CAP_BASE_IDX                                                       5
5186#define regBIF_CFG_DEV2_RC0_PCIE_ACS_CNTL                                                               0x08a9
5187#define regBIF_CFG_DEV2_RC0_PCIE_ACS_CNTL_BASE_IDX                                                      5
5188#define regBIF_CFG_DEV2_RC0_PCIE_DLF_ENH_CAP_LIST                                                       0x0900
5189#define regBIF_CFG_DEV2_RC0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                              5
5190#define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_CAP                                                       0x0901
5191#define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_CAP_BASE_IDX                                              5
5192#define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_STATUS                                                    0x0902
5193#define regBIF_CFG_DEV2_RC0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                           5
5194#define regBIF_CFG_DEV2_RC0_PCIE_PHY_16GT_ENH_CAP_LIST                                                  0x0904
5195#define regBIF_CFG_DEV2_RC0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                         5
5196#define regBIF_CFG_DEV2_RC0_LINK_CAP_16GT                                                               0x0905
5197#define regBIF_CFG_DEV2_RC0_LINK_CAP_16GT_BASE_IDX                                                      5
5198#define regBIF_CFG_DEV2_RC0_LINK_CNTL_16GT                                                              0x0906
5199#define regBIF_CFG_DEV2_RC0_LINK_CNTL_16GT_BASE_IDX                                                     5
5200#define regBIF_CFG_DEV2_RC0_LINK_STATUS_16GT                                                            0x0907
5201#define regBIF_CFG_DEV2_RC0_LINK_STATUS_16GT_BASE_IDX                                                   5
5202#define regBIF_CFG_DEV2_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                           0x0908
5203#define regBIF_CFG_DEV2_RC0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                  5
5204#define regBIF_CFG_DEV2_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT                                            0x0909
5205#define regBIF_CFG_DEV2_RC0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
5206#define regBIF_CFG_DEV2_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT                                            0x090a
5207#define regBIF_CFG_DEV2_RC0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                   5
5208#define regBIF_CFG_DEV2_RC0_LANE_0_EQUALIZATION_CNTL_16GT                                               0x090c
5209#define regBIF_CFG_DEV2_RC0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
5210#define regBIF_CFG_DEV2_RC0_LANE_1_EQUALIZATION_CNTL_16GT                                               0x090c
5211#define regBIF_CFG_DEV2_RC0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
5212#define regBIF_CFG_DEV2_RC0_LANE_2_EQUALIZATION_CNTL_16GT                                               0x090c
5213#define regBIF_CFG_DEV2_RC0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
5214#define regBIF_CFG_DEV2_RC0_LANE_3_EQUALIZATION_CNTL_16GT                                               0x090c
5215#define regBIF_CFG_DEV2_RC0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
5216#define regBIF_CFG_DEV2_RC0_LANE_4_EQUALIZATION_CNTL_16GT                                               0x090d
5217#define regBIF_CFG_DEV2_RC0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
5218#define regBIF_CFG_DEV2_RC0_LANE_5_EQUALIZATION_CNTL_16GT                                               0x090d
5219#define regBIF_CFG_DEV2_RC0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
5220#define regBIF_CFG_DEV2_RC0_LANE_6_EQUALIZATION_CNTL_16GT                                               0x090d
5221#define regBIF_CFG_DEV2_RC0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
5222#define regBIF_CFG_DEV2_RC0_LANE_7_EQUALIZATION_CNTL_16GT                                               0x090d
5223#define regBIF_CFG_DEV2_RC0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
5224#define regBIF_CFG_DEV2_RC0_LANE_8_EQUALIZATION_CNTL_16GT                                               0x090e
5225#define regBIF_CFG_DEV2_RC0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
5226#define regBIF_CFG_DEV2_RC0_LANE_9_EQUALIZATION_CNTL_16GT                                               0x090e
5227#define regBIF_CFG_DEV2_RC0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                      5
5228#define regBIF_CFG_DEV2_RC0_LANE_10_EQUALIZATION_CNTL_16GT                                              0x090e
5229#define regBIF_CFG_DEV2_RC0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
5230#define regBIF_CFG_DEV2_RC0_LANE_11_EQUALIZATION_CNTL_16GT                                              0x090e
5231#define regBIF_CFG_DEV2_RC0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
5232#define regBIF_CFG_DEV2_RC0_LANE_12_EQUALIZATION_CNTL_16GT                                              0x090f
5233#define regBIF_CFG_DEV2_RC0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
5234#define regBIF_CFG_DEV2_RC0_LANE_13_EQUALIZATION_CNTL_16GT                                              0x090f
5235#define regBIF_CFG_DEV2_RC0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
5236#define regBIF_CFG_DEV2_RC0_LANE_14_EQUALIZATION_CNTL_16GT                                              0x090f
5237#define regBIF_CFG_DEV2_RC0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
5238#define regBIF_CFG_DEV2_RC0_LANE_15_EQUALIZATION_CNTL_16GT                                              0x090f
5239#define regBIF_CFG_DEV2_RC0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                     5
5240#define regBIF_CFG_DEV2_RC0_PCIE_MARGINING_ENH_CAP_LIST                                                 0x0914
5241#define regBIF_CFG_DEV2_RC0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                        5
5242#define regBIF_CFG_DEV2_RC0_MARGINING_PORT_CAP                                                          0x0915
5243#define regBIF_CFG_DEV2_RC0_MARGINING_PORT_CAP_BASE_IDX                                                 5
5244#define regBIF_CFG_DEV2_RC0_MARGINING_PORT_STATUS                                                       0x0915
5245#define regBIF_CFG_DEV2_RC0_MARGINING_PORT_STATUS_BASE_IDX                                              5
5246#define regBIF_CFG_DEV2_RC0_LANE_0_MARGINING_LANE_CNTL                                                  0x0916
5247#define regBIF_CFG_DEV2_RC0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                         5
5248#define regBIF_CFG_DEV2_RC0_LANE_0_MARGINING_LANE_STATUS                                                0x0916
5249#define regBIF_CFG_DEV2_RC0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                       5
5250#define regBIF_CFG_DEV2_RC0_LANE_1_MARGINING_LANE_CNTL                                                  0x0917
5251#define regBIF_CFG_DEV2_RC0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                         5
5252#define regBIF_CFG_DEV2_RC0_LANE_1_MARGINING_LANE_STATUS                                                0x0917
5253#define regBIF_CFG_DEV2_RC0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                       5
5254#define regBIF_CFG_DEV2_RC0_LANE_2_MARGINING_LANE_CNTL                                                  0x0918
5255#define regBIF_CFG_DEV2_RC0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                         5
5256#define regBIF_CFG_DEV2_RC0_LANE_2_MARGINING_LANE_STATUS                                                0x0918
5257#define regBIF_CFG_DEV2_RC0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                       5
5258#define regBIF_CFG_DEV2_RC0_LANE_3_MARGINING_LANE_CNTL                                                  0x0919
5259#define regBIF_CFG_DEV2_RC0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                         5
5260#define regBIF_CFG_DEV2_RC0_LANE_3_MARGINING_LANE_STATUS                                                0x0919
5261#define regBIF_CFG_DEV2_RC0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                       5
5262#define regBIF_CFG_DEV2_RC0_LANE_4_MARGINING_LANE_CNTL                                                  0x091a
5263#define regBIF_CFG_DEV2_RC0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                         5
5264#define regBIF_CFG_DEV2_RC0_LANE_4_MARGINING_LANE_STATUS                                                0x091a
5265#define regBIF_CFG_DEV2_RC0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                       5
5266#define regBIF_CFG_DEV2_RC0_LANE_5_MARGINING_LANE_CNTL                                                  0x091b
5267#define regBIF_CFG_DEV2_RC0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                         5
5268#define regBIF_CFG_DEV2_RC0_LANE_5_MARGINING_LANE_STATUS                                                0x091b
5269#define regBIF_CFG_DEV2_RC0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                       5
5270#define regBIF_CFG_DEV2_RC0_LANE_6_MARGINING_LANE_CNTL                                                  0x091c
5271#define regBIF_CFG_DEV2_RC0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                         5
5272#define regBIF_CFG_DEV2_RC0_LANE_6_MARGINING_LANE_STATUS                                                0x091c
5273#define regBIF_CFG_DEV2_RC0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                       5
5274#define regBIF_CFG_DEV2_RC0_LANE_7_MARGINING_LANE_CNTL                                                  0x091d
5275#define regBIF_CFG_DEV2_RC0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                         5
5276#define regBIF_CFG_DEV2_RC0_LANE_7_MARGINING_LANE_STATUS                                                0x091d
5277#define regBIF_CFG_DEV2_RC0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                       5
5278#define regBIF_CFG_DEV2_RC0_LANE_8_MARGINING_LANE_CNTL                                                  0x091e
5279#define regBIF_CFG_DEV2_RC0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                         5
5280#define regBIF_CFG_DEV2_RC0_LANE_8_MARGINING_LANE_STATUS                                                0x091e
5281#define regBIF_CFG_DEV2_RC0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                       5
5282#define regBIF_CFG_DEV2_RC0_LANE_9_MARGINING_LANE_CNTL                                                  0x091f
5283#define regBIF_CFG_DEV2_RC0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                         5
5284#define regBIF_CFG_DEV2_RC0_LANE_9_MARGINING_LANE_STATUS                                                0x091f
5285#define regBIF_CFG_DEV2_RC0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                       5
5286#define regBIF_CFG_DEV2_RC0_LANE_10_MARGINING_LANE_CNTL                                                 0x0920
5287#define regBIF_CFG_DEV2_RC0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                        5
5288#define regBIF_CFG_DEV2_RC0_LANE_10_MARGINING_LANE_STATUS                                               0x0920
5289#define regBIF_CFG_DEV2_RC0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                      5
5290#define regBIF_CFG_DEV2_RC0_LANE_11_MARGINING_LANE_CNTL                                                 0x0921
5291#define regBIF_CFG_DEV2_RC0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                        5
5292#define regBIF_CFG_DEV2_RC0_LANE_11_MARGINING_LANE_STATUS                                               0x0921
5293#define regBIF_CFG_DEV2_RC0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                      5
5294#define regBIF_CFG_DEV2_RC0_LANE_12_MARGINING_LANE_CNTL                                                 0x0922
5295#define regBIF_CFG_DEV2_RC0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                        5
5296#define regBIF_CFG_DEV2_RC0_LANE_12_MARGINING_LANE_STATUS                                               0x0922
5297#define regBIF_CFG_DEV2_RC0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                      5
5298#define regBIF_CFG_DEV2_RC0_LANE_13_MARGINING_LANE_CNTL                                                 0x0923
5299#define regBIF_CFG_DEV2_RC0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                        5
5300#define regBIF_CFG_DEV2_RC0_LANE_13_MARGINING_LANE_STATUS                                               0x0923
5301#define regBIF_CFG_DEV2_RC0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                      5
5302#define regBIF_CFG_DEV2_RC0_LANE_14_MARGINING_LANE_CNTL                                                 0x0924
5303#define regBIF_CFG_DEV2_RC0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                        5
5304#define regBIF_CFG_DEV2_RC0_LANE_14_MARGINING_LANE_STATUS                                               0x0924
5305#define regBIF_CFG_DEV2_RC0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                      5
5306#define regBIF_CFG_DEV2_RC0_LANE_15_MARGINING_LANE_CNTL                                                 0x0925
5307#define regBIF_CFG_DEV2_RC0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                        5
5308#define regBIF_CFG_DEV2_RC0_LANE_15_MARGINING_LANE_STATUS                                               0x0925
5309#define regBIF_CFG_DEV2_RC0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                      5
5310#define regBIF_CFG_DEV2_RC0_PCIE_RTR_ENH_CAP_LIST                                                       0x095c
5311#define regBIF_CFG_DEV2_RC0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                              5
5312#define regBIF_CFG_DEV2_RC0_RTR_DATA1                                                                   0x095d
5313#define regBIF_CFG_DEV2_RC0_RTR_DATA1_BASE_IDX                                                          5
5314#define regBIF_CFG_DEV2_RC0_RTR_DATA2                                                                   0x095e
5315#define regBIF_CFG_DEV2_RC0_RTR_DATA2_BASE_IDX                                                          5
5316
5317
5318// addressBlock: nbio_nbif0_bif_cfg_dev2_epf0_bifcfgdecp
5319// base address: 0x10150000
5320#define regBIF_CFG_DEV2_EPF0_0_VENDOR_ID                                                                0x14000
5321#define regBIF_CFG_DEV2_EPF0_0_VENDOR_ID_BASE_IDX                                                       5
5322#define regBIF_CFG_DEV2_EPF0_0_DEVICE_ID                                                                0x14000
5323#define regBIF_CFG_DEV2_EPF0_0_DEVICE_ID_BASE_IDX                                                       5
5324#define regBIF_CFG_DEV2_EPF0_0_COMMAND                                                                  0x14001
5325#define regBIF_CFG_DEV2_EPF0_0_COMMAND_BASE_IDX                                                         5
5326#define regBIF_CFG_DEV2_EPF0_0_STATUS                                                                   0x14001
5327#define regBIF_CFG_DEV2_EPF0_0_STATUS_BASE_IDX                                                          5
5328#define regBIF_CFG_DEV2_EPF0_0_REVISION_ID                                                              0x14002
5329#define regBIF_CFG_DEV2_EPF0_0_REVISION_ID_BASE_IDX                                                     5
5330#define regBIF_CFG_DEV2_EPF0_0_PROG_INTERFACE                                                           0x14002
5331#define regBIF_CFG_DEV2_EPF0_0_PROG_INTERFACE_BASE_IDX                                                  5
5332#define regBIF_CFG_DEV2_EPF0_0_SUB_CLASS                                                                0x14002
5333#define regBIF_CFG_DEV2_EPF0_0_SUB_CLASS_BASE_IDX                                                       5
5334#define regBIF_CFG_DEV2_EPF0_0_BASE_CLASS                                                               0x14002
5335#define regBIF_CFG_DEV2_EPF0_0_BASE_CLASS_BASE_IDX                                                      5
5336#define regBIF_CFG_DEV2_EPF0_0_CACHE_LINE                                                               0x14003
5337#define regBIF_CFG_DEV2_EPF0_0_CACHE_LINE_BASE_IDX                                                      5
5338#define regBIF_CFG_DEV2_EPF0_0_LATENCY                                                                  0x14003
5339#define regBIF_CFG_DEV2_EPF0_0_LATENCY_BASE_IDX                                                         5
5340#define regBIF_CFG_DEV2_EPF0_0_HEADER                                                                   0x14003
5341#define regBIF_CFG_DEV2_EPF0_0_HEADER_BASE_IDX                                                          5
5342#define regBIF_CFG_DEV2_EPF0_0_BIST                                                                     0x14003
5343#define regBIF_CFG_DEV2_EPF0_0_BIST_BASE_IDX                                                            5
5344#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_1                                                              0x14004
5345#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_1_BASE_IDX                                                     5
5346#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_2                                                              0x14005
5347#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_2_BASE_IDX                                                     5
5348#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_3                                                              0x14006
5349#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_3_BASE_IDX                                                     5
5350#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_4                                                              0x14007
5351#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_4_BASE_IDX                                                     5
5352#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_5                                                              0x14008
5353#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_5_BASE_IDX                                                     5
5354#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_6                                                              0x14009
5355#define regBIF_CFG_DEV2_EPF0_0_BASE_ADDR_6_BASE_IDX                                                     5
5356#define regBIF_CFG_DEV2_EPF0_0_ADAPTER_ID                                                               0x1400b
5357#define regBIF_CFG_DEV2_EPF0_0_ADAPTER_ID_BASE_IDX                                                      5
5358#define regBIF_CFG_DEV2_EPF0_0_ROM_BASE_ADDR                                                            0x1400c
5359#define regBIF_CFG_DEV2_EPF0_0_ROM_BASE_ADDR_BASE_IDX                                                   5
5360#define regBIF_CFG_DEV2_EPF0_0_CAP_PTR                                                                  0x1400d
5361#define regBIF_CFG_DEV2_EPF0_0_CAP_PTR_BASE_IDX                                                         5
5362#define regBIF_CFG_DEV2_EPF0_0_INTERRUPT_LINE                                                           0x1400f
5363#define regBIF_CFG_DEV2_EPF0_0_INTERRUPT_LINE_BASE_IDX                                                  5
5364#define regBIF_CFG_DEV2_EPF0_0_INTERRUPT_PIN                                                            0x1400f
5365#define regBIF_CFG_DEV2_EPF0_0_INTERRUPT_PIN_BASE_IDX                                                   5
5366#define regBIF_CFG_DEV2_EPF0_0_MIN_GRANT                                                                0x1400f
5367#define regBIF_CFG_DEV2_EPF0_0_MIN_GRANT_BASE_IDX                                                       5
5368#define regBIF_CFG_DEV2_EPF0_0_MAX_LATENCY                                                              0x1400f
5369#define regBIF_CFG_DEV2_EPF0_0_MAX_LATENCY_BASE_IDX                                                     5
5370#define regBIF_CFG_DEV2_EPF0_0_VENDOR_CAP_LIST                                                          0x14012
5371#define regBIF_CFG_DEV2_EPF0_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
5372#define regBIF_CFG_DEV2_EPF0_0_ADAPTER_ID_W                                                             0x14013
5373#define regBIF_CFG_DEV2_EPF0_0_ADAPTER_ID_W_BASE_IDX                                                    5
5374#define regBIF_CFG_DEV2_EPF0_0_PMI_CAP_LIST                                                             0x14014
5375#define regBIF_CFG_DEV2_EPF0_0_PMI_CAP_LIST_BASE_IDX                                                    5
5376#define regBIF_CFG_DEV2_EPF0_0_PMI_CAP                                                                  0x14014
5377#define regBIF_CFG_DEV2_EPF0_0_PMI_CAP_BASE_IDX                                                         5
5378#define regBIF_CFG_DEV2_EPF0_0_PMI_STATUS_CNTL                                                          0x14015
5379#define regBIF_CFG_DEV2_EPF0_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
5380#define regBIF_CFG_DEV2_EPF0_0_SBRN                                                                     0x14018
5381#define regBIF_CFG_DEV2_EPF0_0_SBRN_BASE_IDX                                                            5
5382#define regBIF_CFG_DEV2_EPF0_0_FLADJ                                                                    0x14018
5383#define regBIF_CFG_DEV2_EPF0_0_FLADJ_BASE_IDX                                                           5
5384#define regBIF_CFG_DEV2_EPF0_0_DBESL_DBESLD                                                             0x14018
5385#define regBIF_CFG_DEV2_EPF0_0_DBESL_DBESLD_BASE_IDX                                                    5
5386#define regBIF_CFG_DEV2_EPF0_0_PCIE_CAP_LIST                                                            0x14019
5387#define regBIF_CFG_DEV2_EPF0_0_PCIE_CAP_LIST_BASE_IDX                                                   5
5388#define regBIF_CFG_DEV2_EPF0_0_PCIE_CAP                                                                 0x14019
5389#define regBIF_CFG_DEV2_EPF0_0_PCIE_CAP_BASE_IDX                                                        5
5390#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CAP                                                               0x1401a
5391#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CAP_BASE_IDX                                                      5
5392#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CNTL                                                              0x1401b
5393#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CNTL_BASE_IDX                                                     5
5394#define regBIF_CFG_DEV2_EPF0_0_DEVICE_STATUS                                                            0x1401b
5395#define regBIF_CFG_DEV2_EPF0_0_DEVICE_STATUS_BASE_IDX                                                   5
5396#define regBIF_CFG_DEV2_EPF0_0_LINK_CAP                                                                 0x1401c
5397#define regBIF_CFG_DEV2_EPF0_0_LINK_CAP_BASE_IDX                                                        5
5398#define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL                                                                0x1401d
5399#define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL_BASE_IDX                                                       5
5400#define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS                                                              0x1401d
5401#define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS_BASE_IDX                                                     5
5402#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CAP2                                                              0x14022
5403#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CAP2_BASE_IDX                                                     5
5404#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2                                                             0x14023
5405#define regBIF_CFG_DEV2_EPF0_0_DEVICE_CNTL2_BASE_IDX                                                    5
5406#define regBIF_CFG_DEV2_EPF0_0_DEVICE_STATUS2                                                           0x14023
5407#define regBIF_CFG_DEV2_EPF0_0_DEVICE_STATUS2_BASE_IDX                                                  5
5408#define regBIF_CFG_DEV2_EPF0_0_LINK_CAP2                                                                0x14024
5409#define regBIF_CFG_DEV2_EPF0_0_LINK_CAP2_BASE_IDX                                                       5
5410#define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL2                                                               0x14025
5411#define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL2_BASE_IDX                                                      5
5412#define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS2                                                             0x14025
5413#define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS2_BASE_IDX                                                    5
5414#define regBIF_CFG_DEV2_EPF0_0_MSI_CAP_LIST                                                             0x14028
5415#define regBIF_CFG_DEV2_EPF0_0_MSI_CAP_LIST_BASE_IDX                                                    5
5416#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL                                                             0x14028
5417#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_CNTL_BASE_IDX                                                    5
5418#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_ADDR_LO                                                          0x14029
5419#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
5420#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_ADDR_HI                                                          0x1402a
5421#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
5422#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_DATA                                                             0x1402a
5423#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_DATA_BASE_IDX                                                    5
5424#define regBIF_CFG_DEV2_EPF0_0_MSI_EXT_MSG_DATA                                                         0x1402a
5425#define regBIF_CFG_DEV2_EPF0_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
5426#define regBIF_CFG_DEV2_EPF0_0_MSI_MASK                                                                 0x1402b
5427#define regBIF_CFG_DEV2_EPF0_0_MSI_MASK_BASE_IDX                                                        5
5428#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_DATA_64                                                          0x1402b
5429#define regBIF_CFG_DEV2_EPF0_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
5430#define regBIF_CFG_DEV2_EPF0_0_MSI_EXT_MSG_DATA_64                                                      0x1402b
5431#define regBIF_CFG_DEV2_EPF0_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
5432#define regBIF_CFG_DEV2_EPF0_0_MSI_MASK_64                                                              0x1402c
5433#define regBIF_CFG_DEV2_EPF0_0_MSI_MASK_64_BASE_IDX                                                     5
5434#define regBIF_CFG_DEV2_EPF0_0_MSI_PENDING                                                              0x1402c
5435#define regBIF_CFG_DEV2_EPF0_0_MSI_PENDING_BASE_IDX                                                     5
5436#define regBIF_CFG_DEV2_EPF0_0_MSI_PENDING_64                                                           0x1402d
5437#define regBIF_CFG_DEV2_EPF0_0_MSI_PENDING_64_BASE_IDX                                                  5
5438#define regBIF_CFG_DEV2_EPF0_0_MSIX_CAP_LIST                                                            0x14030
5439#define regBIF_CFG_DEV2_EPF0_0_MSIX_CAP_LIST_BASE_IDX                                                   5
5440#define regBIF_CFG_DEV2_EPF0_0_MSIX_MSG_CNTL                                                            0x14030
5441#define regBIF_CFG_DEV2_EPF0_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
5442#define regBIF_CFG_DEV2_EPF0_0_MSIX_TABLE                                                               0x14031
5443#define regBIF_CFG_DEV2_EPF0_0_MSIX_TABLE_BASE_IDX                                                      5
5444#define regBIF_CFG_DEV2_EPF0_0_MSIX_PBA                                                                 0x14032
5445#define regBIF_CFG_DEV2_EPF0_0_MSIX_PBA_BASE_IDX                                                        5
5446#define regBIF_CFG_DEV2_EPF0_0_SATA_CAP_0                                                               0x14034
5447#define regBIF_CFG_DEV2_EPF0_0_SATA_CAP_0_BASE_IDX                                                      5
5448#define regBIF_CFG_DEV2_EPF0_0_SATA_CAP_1                                                               0x14035
5449#define regBIF_CFG_DEV2_EPF0_0_SATA_CAP_1_BASE_IDX                                                      5
5450#define regBIF_CFG_DEV2_EPF0_0_SATA_IDP_INDEX                                                           0x14036
5451#define regBIF_CFG_DEV2_EPF0_0_SATA_IDP_INDEX_BASE_IDX                                                  5
5452#define regBIF_CFG_DEV2_EPF0_0_SATA_IDP_DATA                                                            0x14037
5453#define regBIF_CFG_DEV2_EPF0_0_SATA_IDP_DATA_BASE_IDX                                                   5
5454#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x14040
5455#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
5456#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x14041
5457#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
5458#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC1                                                    0x14042
5459#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
5460#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC2                                                    0x14043
5461#define regBIF_CFG_DEV2_EPF0_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
5462#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC_ENH_CAP_LIST                                                     0x14044
5463#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC_ENH_CAP_LIST_BASE_IDX                                            5
5464#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG1                                                    0x14045
5465#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG1_BASE_IDX                                           5
5466#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG2                                                    0x14046
5467#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CAP_REG2_BASE_IDX                                           5
5468#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CNTL                                                        0x14047
5469#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_CNTL_BASE_IDX                                               5
5470#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_STATUS                                                      0x14047
5471#define regBIF_CFG_DEV2_EPF0_0_PCIE_PORT_VC_STATUS_BASE_IDX                                             5
5472#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP                                                    0x14048
5473#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CAP_BASE_IDX                                           5
5474#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL                                                   0x14049
5475#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_CNTL_BASE_IDX                                          5
5476#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_STATUS                                                 0x1404a
5477#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC0_RESOURCE_STATUS_BASE_IDX                                        5
5478#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP                                                    0x1404b
5479#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CAP_BASE_IDX                                           5
5480#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL                                                   0x1404c
5481#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_CNTL_BASE_IDX                                          5
5482#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_STATUS                                                 0x1404d
5483#define regBIF_CFG_DEV2_EPF0_0_PCIE_VC1_RESOURCE_STATUS_BASE_IDX                                        5
5484#define regBIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x14054
5485#define regBIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
5486#define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_STATUS                                                   0x14055
5487#define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
5488#define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_MASK                                                     0x14056
5489#define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
5490#define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x14057
5491#define regBIF_CFG_DEV2_EPF0_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
5492#define regBIF_CFG_DEV2_EPF0_0_PCIE_CORR_ERR_STATUS                                                     0x14058
5493#define regBIF_CFG_DEV2_EPF0_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
5494#define regBIF_CFG_DEV2_EPF0_0_PCIE_CORR_ERR_MASK                                                       0x14059
5495#define regBIF_CFG_DEV2_EPF0_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
5496#define regBIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1405a
5497#define regBIF_CFG_DEV2_EPF0_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
5498#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG0                                                            0x1405b
5499#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
5500#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG1                                                            0x1405c
5501#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
5502#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG2                                                            0x1405d
5503#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
5504#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG3                                                            0x1405e
5505#define regBIF_CFG_DEV2_EPF0_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
5506#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG0                                                     0x14062
5507#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
5508#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG1                                                     0x14063
5509#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
5510#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG2                                                     0x14064
5511#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
5512#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG3                                                     0x14065
5513#define regBIF_CFG_DEV2_EPF0_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
5514#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR_ENH_CAP_LIST                                                    0x14080
5515#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
5516#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR1_CAP                                                            0x14081
5517#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
5518#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR1_CNTL                                                           0x14082
5519#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
5520#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR2_CAP                                                            0x14083
5521#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
5522#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR2_CNTL                                                           0x14084
5523#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
5524#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR3_CAP                                                            0x14085
5525#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
5526#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR3_CNTL                                                           0x14086
5527#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
5528#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR4_CAP                                                            0x14087
5529#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
5530#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR4_CNTL                                                           0x14088
5531#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
5532#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR5_CAP                                                            0x14089
5533#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
5534#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR5_CNTL                                                           0x1408a
5535#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
5536#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CAP                                                            0x1408b
5537#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
5538#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CNTL                                                           0x1408c
5539#define regBIF_CFG_DEV2_EPF0_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
5540#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x14090
5541#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
5542#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x14091
5543#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
5544#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA                                                     0x14092
5545#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
5546#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_CAP                                                      0x14093
5547#define regBIF_CFG_DEV2_EPF0_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
5548#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_ENH_CAP_LIST                                                    0x14094
5549#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
5550#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_CAP                                                             0x14095
5551#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_CAP_BASE_IDX                                                    5
5552#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_LATENCY_INDICATOR                                               0x14096
5553#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
5554#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_STATUS                                                          0x14097
5555#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
5556#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_CNTL                                                            0x14097
5557#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
5558#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x14098
5559#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
5560#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x14098
5561#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
5562#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x14098
5563#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
5564#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x14098
5565#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
5566#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x14099
5567#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
5568#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x14099
5569#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
5570#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x14099
5571#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
5572#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x14099
5573#define regBIF_CFG_DEV2_EPF0_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
5574#define regBIF_CFG_DEV2_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST                                              0x1409c
5575#define regBIF_CFG_DEV2_EPF0_0_PCIE_SECONDARY_ENH_CAP_LIST_BASE_IDX                                     5
5576#define regBIF_CFG_DEV2_EPF0_0_PCIE_LINK_CNTL3                                                          0x1409d
5577#define regBIF_CFG_DEV2_EPF0_0_PCIE_LINK_CNTL3_BASE_IDX                                                 5
5578#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_ERROR_STATUS                                                   0x1409e
5579#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_ERROR_STATUS_BASE_IDX                                          5
5580#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL                                            0x1409f
5581#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_0_EQUALIZATION_CNTL_BASE_IDX                                   5
5582#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL                                            0x1409f
5583#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_1_EQUALIZATION_CNTL_BASE_IDX                                   5
5584#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL                                            0x140a0
5585#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_2_EQUALIZATION_CNTL_BASE_IDX                                   5
5586#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL                                            0x140a0
5587#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_3_EQUALIZATION_CNTL_BASE_IDX                                   5
5588#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL                                            0x140a1
5589#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_4_EQUALIZATION_CNTL_BASE_IDX                                   5
5590#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL                                            0x140a1
5591#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_5_EQUALIZATION_CNTL_BASE_IDX                                   5
5592#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL                                            0x140a2
5593#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_6_EQUALIZATION_CNTL_BASE_IDX                                   5
5594#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL                                            0x140a2
5595#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_7_EQUALIZATION_CNTL_BASE_IDX                                   5
5596#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL                                            0x140a3
5597#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_8_EQUALIZATION_CNTL_BASE_IDX                                   5
5598#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL                                            0x140a3
5599#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_9_EQUALIZATION_CNTL_BASE_IDX                                   5
5600#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL                                           0x140a4
5601#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_10_EQUALIZATION_CNTL_BASE_IDX                                  5
5602#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL                                           0x140a4
5603#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_11_EQUALIZATION_CNTL_BASE_IDX                                  5
5604#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL                                           0x140a5
5605#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_12_EQUALIZATION_CNTL_BASE_IDX                                  5
5606#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL                                           0x140a5
5607#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_13_EQUALIZATION_CNTL_BASE_IDX                                  5
5608#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL                                           0x140a6
5609#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_14_EQUALIZATION_CNTL_BASE_IDX                                  5
5610#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL                                           0x140a6
5611#define regBIF_CFG_DEV2_EPF0_0_PCIE_LANE_15_EQUALIZATION_CNTL_BASE_IDX                                  5
5612#define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_ENH_CAP_LIST                                                    0x140a8
5613#define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
5614#define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_CAP                                                             0x140a9
5615#define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_CAP_BASE_IDX                                                    5
5616#define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_CNTL                                                            0x140a9
5617#define regBIF_CFG_DEV2_EPF0_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
5618#define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_ENH_CAP_LIST                                                  0x140b4
5619#define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
5620#define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_CAP                                                           0x140b5
5621#define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_CAP_BASE_IDX                                                  5
5622#define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_CNTL                                                          0x140b5
5623#define regBIF_CFG_DEV2_EPF0_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
5624#define regBIF_CFG_DEV2_EPF0_0_PCIE_LTR_ENH_CAP_LIST                                                    0x140c8
5625#define regBIF_CFG_DEV2_EPF0_0_PCIE_LTR_ENH_CAP_LIST_BASE_IDX                                           5
5626#define regBIF_CFG_DEV2_EPF0_0_PCIE_LTR_CAP                                                             0x140c9
5627#define regBIF_CFG_DEV2_EPF0_0_PCIE_LTR_CAP_BASE_IDX                                                    5
5628#define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_ENH_CAP_LIST                                                    0x140ca
5629#define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
5630#define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_CAP                                                             0x140cb
5631#define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_CAP_BASE_IDX                                                    5
5632#define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_CNTL                                                            0x140cb
5633#define regBIF_CFG_DEV2_EPF0_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
5634#define regBIF_CFG_DEV2_EPF0_0_PCIE_DLF_ENH_CAP_LIST                                                    0x14100
5635#define regBIF_CFG_DEV2_EPF0_0_PCIE_DLF_ENH_CAP_LIST_BASE_IDX                                           5
5636#define regBIF_CFG_DEV2_EPF0_0_DATA_LINK_FEATURE_CAP                                                    0x14101
5637#define regBIF_CFG_DEV2_EPF0_0_DATA_LINK_FEATURE_CAP_BASE_IDX                                           5
5638#define regBIF_CFG_DEV2_EPF0_0_DATA_LINK_FEATURE_STATUS                                                 0x14102
5639#define regBIF_CFG_DEV2_EPF0_0_DATA_LINK_FEATURE_STATUS_BASE_IDX                                        5
5640#define regBIF_CFG_DEV2_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST                                               0x14104
5641#define regBIF_CFG_DEV2_EPF0_0_PCIE_PHY_16GT_ENH_CAP_LIST_BASE_IDX                                      5
5642#define regBIF_CFG_DEV2_EPF0_0_LINK_CAP_16GT                                                            0x14105
5643#define regBIF_CFG_DEV2_EPF0_0_LINK_CAP_16GT_BASE_IDX                                                   5
5644#define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL_16GT                                                           0x14106
5645#define regBIF_CFG_DEV2_EPF0_0_LINK_CNTL_16GT_BASE_IDX                                                  5
5646#define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS_16GT                                                         0x14107
5647#define regBIF_CFG_DEV2_EPF0_0_LINK_STATUS_16GT_BASE_IDX                                                5
5648#define regBIF_CFG_DEV2_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT                                        0x14108
5649#define regBIF_CFG_DEV2_EPF0_0_LOCAL_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                               5
5650#define regBIF_CFG_DEV2_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT                                         0x14109
5651#define regBIF_CFG_DEV2_EPF0_0_RTM1_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
5652#define regBIF_CFG_DEV2_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT                                         0x1410a
5653#define regBIF_CFG_DEV2_EPF0_0_RTM2_PARITY_MISMATCH_STATUS_16GT_BASE_IDX                                5
5654#define regBIF_CFG_DEV2_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT                                            0x1410c
5655#define regBIF_CFG_DEV2_EPF0_0_LANE_0_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
5656#define regBIF_CFG_DEV2_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT                                            0x1410c
5657#define regBIF_CFG_DEV2_EPF0_0_LANE_1_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
5658#define regBIF_CFG_DEV2_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT                                            0x1410c
5659#define regBIF_CFG_DEV2_EPF0_0_LANE_2_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
5660#define regBIF_CFG_DEV2_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT                                            0x1410c
5661#define regBIF_CFG_DEV2_EPF0_0_LANE_3_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
5662#define regBIF_CFG_DEV2_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT                                            0x1410d
5663#define regBIF_CFG_DEV2_EPF0_0_LANE_4_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
5664#define regBIF_CFG_DEV2_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT                                            0x1410d
5665#define regBIF_CFG_DEV2_EPF0_0_LANE_5_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
5666#define regBIF_CFG_DEV2_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT                                            0x1410d
5667#define regBIF_CFG_DEV2_EPF0_0_LANE_6_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
5668#define regBIF_CFG_DEV2_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT                                            0x1410d
5669#define regBIF_CFG_DEV2_EPF0_0_LANE_7_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
5670#define regBIF_CFG_DEV2_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT                                            0x1410e
5671#define regBIF_CFG_DEV2_EPF0_0_LANE_8_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
5672#define regBIF_CFG_DEV2_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT                                            0x1410e
5673#define regBIF_CFG_DEV2_EPF0_0_LANE_9_EQUALIZATION_CNTL_16GT_BASE_IDX                                   5
5674#define regBIF_CFG_DEV2_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT                                           0x1410e
5675#define regBIF_CFG_DEV2_EPF0_0_LANE_10_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
5676#define regBIF_CFG_DEV2_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT                                           0x1410e
5677#define regBIF_CFG_DEV2_EPF0_0_LANE_11_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
5678#define regBIF_CFG_DEV2_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT                                           0x1410f
5679#define regBIF_CFG_DEV2_EPF0_0_LANE_12_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
5680#define regBIF_CFG_DEV2_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT                                           0x1410f
5681#define regBIF_CFG_DEV2_EPF0_0_LANE_13_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
5682#define regBIF_CFG_DEV2_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT                                           0x1410f
5683#define regBIF_CFG_DEV2_EPF0_0_LANE_14_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
5684#define regBIF_CFG_DEV2_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT                                           0x1410f
5685#define regBIF_CFG_DEV2_EPF0_0_LANE_15_EQUALIZATION_CNTL_16GT_BASE_IDX                                  5
5686#define regBIF_CFG_DEV2_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST                                              0x14114
5687#define regBIF_CFG_DEV2_EPF0_0_PCIE_MARGINING_ENH_CAP_LIST_BASE_IDX                                     5
5688#define regBIF_CFG_DEV2_EPF0_0_MARGINING_PORT_CAP                                                       0x14115
5689#define regBIF_CFG_DEV2_EPF0_0_MARGINING_PORT_CAP_BASE_IDX                                              5
5690#define regBIF_CFG_DEV2_EPF0_0_MARGINING_PORT_STATUS                                                    0x14115
5691#define regBIF_CFG_DEV2_EPF0_0_MARGINING_PORT_STATUS_BASE_IDX                                           5
5692#define regBIF_CFG_DEV2_EPF0_0_LANE_0_MARGINING_LANE_CNTL                                               0x14116
5693#define regBIF_CFG_DEV2_EPF0_0_LANE_0_MARGINING_LANE_CNTL_BASE_IDX                                      5
5694#define regBIF_CFG_DEV2_EPF0_0_LANE_0_MARGINING_LANE_STATUS                                             0x14116
5695#define regBIF_CFG_DEV2_EPF0_0_LANE_0_MARGINING_LANE_STATUS_BASE_IDX                                    5
5696#define regBIF_CFG_DEV2_EPF0_0_LANE_1_MARGINING_LANE_CNTL                                               0x14117
5697#define regBIF_CFG_DEV2_EPF0_0_LANE_1_MARGINING_LANE_CNTL_BASE_IDX                                      5
5698#define regBIF_CFG_DEV2_EPF0_0_LANE_1_MARGINING_LANE_STATUS                                             0x14117
5699#define regBIF_CFG_DEV2_EPF0_0_LANE_1_MARGINING_LANE_STATUS_BASE_IDX                                    5
5700#define regBIF_CFG_DEV2_EPF0_0_LANE_2_MARGINING_LANE_CNTL                                               0x14118
5701#define regBIF_CFG_DEV2_EPF0_0_LANE_2_MARGINING_LANE_CNTL_BASE_IDX                                      5
5702#define regBIF_CFG_DEV2_EPF0_0_LANE_2_MARGINING_LANE_STATUS                                             0x14118
5703#define regBIF_CFG_DEV2_EPF0_0_LANE_2_MARGINING_LANE_STATUS_BASE_IDX                                    5
5704#define regBIF_CFG_DEV2_EPF0_0_LANE_3_MARGINING_LANE_CNTL                                               0x14119
5705#define regBIF_CFG_DEV2_EPF0_0_LANE_3_MARGINING_LANE_CNTL_BASE_IDX                                      5
5706#define regBIF_CFG_DEV2_EPF0_0_LANE_3_MARGINING_LANE_STATUS                                             0x14119
5707#define regBIF_CFG_DEV2_EPF0_0_LANE_3_MARGINING_LANE_STATUS_BASE_IDX                                    5
5708#define regBIF_CFG_DEV2_EPF0_0_LANE_4_MARGINING_LANE_CNTL                                               0x1411a
5709#define regBIF_CFG_DEV2_EPF0_0_LANE_4_MARGINING_LANE_CNTL_BASE_IDX                                      5
5710#define regBIF_CFG_DEV2_EPF0_0_LANE_4_MARGINING_LANE_STATUS                                             0x1411a
5711#define regBIF_CFG_DEV2_EPF0_0_LANE_4_MARGINING_LANE_STATUS_BASE_IDX                                    5
5712#define regBIF_CFG_DEV2_EPF0_0_LANE_5_MARGINING_LANE_CNTL                                               0x1411b
5713#define regBIF_CFG_DEV2_EPF0_0_LANE_5_MARGINING_LANE_CNTL_BASE_IDX                                      5
5714#define regBIF_CFG_DEV2_EPF0_0_LANE_5_MARGINING_LANE_STATUS                                             0x1411b
5715#define regBIF_CFG_DEV2_EPF0_0_LANE_5_MARGINING_LANE_STATUS_BASE_IDX                                    5
5716#define regBIF_CFG_DEV2_EPF0_0_LANE_6_MARGINING_LANE_CNTL                                               0x1411c
5717#define regBIF_CFG_DEV2_EPF0_0_LANE_6_MARGINING_LANE_CNTL_BASE_IDX                                      5
5718#define regBIF_CFG_DEV2_EPF0_0_LANE_6_MARGINING_LANE_STATUS                                             0x1411c
5719#define regBIF_CFG_DEV2_EPF0_0_LANE_6_MARGINING_LANE_STATUS_BASE_IDX                                    5
5720#define regBIF_CFG_DEV2_EPF0_0_LANE_7_MARGINING_LANE_CNTL                                               0x1411d
5721#define regBIF_CFG_DEV2_EPF0_0_LANE_7_MARGINING_LANE_CNTL_BASE_IDX                                      5
5722#define regBIF_CFG_DEV2_EPF0_0_LANE_7_MARGINING_LANE_STATUS                                             0x1411d
5723#define regBIF_CFG_DEV2_EPF0_0_LANE_7_MARGINING_LANE_STATUS_BASE_IDX                                    5
5724#define regBIF_CFG_DEV2_EPF0_0_LANE_8_MARGINING_LANE_CNTL                                               0x1411e
5725#define regBIF_CFG_DEV2_EPF0_0_LANE_8_MARGINING_LANE_CNTL_BASE_IDX                                      5
5726#define regBIF_CFG_DEV2_EPF0_0_LANE_8_MARGINING_LANE_STATUS                                             0x1411e
5727#define regBIF_CFG_DEV2_EPF0_0_LANE_8_MARGINING_LANE_STATUS_BASE_IDX                                    5
5728#define regBIF_CFG_DEV2_EPF0_0_LANE_9_MARGINING_LANE_CNTL                                               0x1411f
5729#define regBIF_CFG_DEV2_EPF0_0_LANE_9_MARGINING_LANE_CNTL_BASE_IDX                                      5
5730#define regBIF_CFG_DEV2_EPF0_0_LANE_9_MARGINING_LANE_STATUS                                             0x1411f
5731#define regBIF_CFG_DEV2_EPF0_0_LANE_9_MARGINING_LANE_STATUS_BASE_IDX                                    5
5732#define regBIF_CFG_DEV2_EPF0_0_LANE_10_MARGINING_LANE_CNTL                                              0x14120
5733#define regBIF_CFG_DEV2_EPF0_0_LANE_10_MARGINING_LANE_CNTL_BASE_IDX                                     5
5734#define regBIF_CFG_DEV2_EPF0_0_LANE_10_MARGINING_LANE_STATUS                                            0x14120
5735#define regBIF_CFG_DEV2_EPF0_0_LANE_10_MARGINING_LANE_STATUS_BASE_IDX                                   5
5736#define regBIF_CFG_DEV2_EPF0_0_LANE_11_MARGINING_LANE_CNTL                                              0x14121
5737#define regBIF_CFG_DEV2_EPF0_0_LANE_11_MARGINING_LANE_CNTL_BASE_IDX                                     5
5738#define regBIF_CFG_DEV2_EPF0_0_LANE_11_MARGINING_LANE_STATUS                                            0x14121
5739#define regBIF_CFG_DEV2_EPF0_0_LANE_11_MARGINING_LANE_STATUS_BASE_IDX                                   5
5740#define regBIF_CFG_DEV2_EPF0_0_LANE_12_MARGINING_LANE_CNTL                                              0x14122
5741#define regBIF_CFG_DEV2_EPF0_0_LANE_12_MARGINING_LANE_CNTL_BASE_IDX                                     5
5742#define regBIF_CFG_DEV2_EPF0_0_LANE_12_MARGINING_LANE_STATUS                                            0x14122
5743#define regBIF_CFG_DEV2_EPF0_0_LANE_12_MARGINING_LANE_STATUS_BASE_IDX                                   5
5744#define regBIF_CFG_DEV2_EPF0_0_LANE_13_MARGINING_LANE_CNTL                                              0x14123
5745#define regBIF_CFG_DEV2_EPF0_0_LANE_13_MARGINING_LANE_CNTL_BASE_IDX                                     5
5746#define regBIF_CFG_DEV2_EPF0_0_LANE_13_MARGINING_LANE_STATUS                                            0x14123
5747#define regBIF_CFG_DEV2_EPF0_0_LANE_13_MARGINING_LANE_STATUS_BASE_IDX                                   5
5748#define regBIF_CFG_DEV2_EPF0_0_LANE_14_MARGINING_LANE_CNTL                                              0x14124
5749#define regBIF_CFG_DEV2_EPF0_0_LANE_14_MARGINING_LANE_CNTL_BASE_IDX                                     5
5750#define regBIF_CFG_DEV2_EPF0_0_LANE_14_MARGINING_LANE_STATUS                                            0x14124
5751#define regBIF_CFG_DEV2_EPF0_0_LANE_14_MARGINING_LANE_STATUS_BASE_IDX                                   5
5752#define regBIF_CFG_DEV2_EPF0_0_LANE_15_MARGINING_LANE_CNTL                                              0x14125
5753#define regBIF_CFG_DEV2_EPF0_0_LANE_15_MARGINING_LANE_CNTL_BASE_IDX                                     5
5754#define regBIF_CFG_DEV2_EPF0_0_LANE_15_MARGINING_LANE_STATUS                                            0x14125
5755#define regBIF_CFG_DEV2_EPF0_0_LANE_15_MARGINING_LANE_STATUS_BASE_IDX                                   5
5756#define regBIF_CFG_DEV2_EPF0_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1415c
5757#define regBIF_CFG_DEV2_EPF0_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
5758#define regBIF_CFG_DEV2_EPF0_0_RTR_DATA1                                                                0x1415d
5759#define regBIF_CFG_DEV2_EPF0_0_RTR_DATA1_BASE_IDX                                                       5
5760#define regBIF_CFG_DEV2_EPF0_0_RTR_DATA2                                                                0x1415e
5761#define regBIF_CFG_DEV2_EPF0_0_RTR_DATA2_BASE_IDX                                                       5
5762
5763
5764// addressBlock: nbio_nbif0_bif_cfg_dev2_epf1_bifcfgdecp
5765// base address: 0x10151000
5766#define regBIF_CFG_DEV2_EPF1_0_VENDOR_ID                                                                0x14400
5767#define regBIF_CFG_DEV2_EPF1_0_VENDOR_ID_BASE_IDX                                                       5
5768#define regBIF_CFG_DEV2_EPF1_0_DEVICE_ID                                                                0x14400
5769#define regBIF_CFG_DEV2_EPF1_0_DEVICE_ID_BASE_IDX                                                       5
5770#define regBIF_CFG_DEV2_EPF1_0_COMMAND                                                                  0x14401
5771#define regBIF_CFG_DEV2_EPF1_0_COMMAND_BASE_IDX                                                         5
5772#define regBIF_CFG_DEV2_EPF1_0_STATUS                                                                   0x14401
5773#define regBIF_CFG_DEV2_EPF1_0_STATUS_BASE_IDX                                                          5
5774#define regBIF_CFG_DEV2_EPF1_0_REVISION_ID                                                              0x14402
5775#define regBIF_CFG_DEV2_EPF1_0_REVISION_ID_BASE_IDX                                                     5
5776#define regBIF_CFG_DEV2_EPF1_0_PROG_INTERFACE                                                           0x14402
5777#define regBIF_CFG_DEV2_EPF1_0_PROG_INTERFACE_BASE_IDX                                                  5
5778#define regBIF_CFG_DEV2_EPF1_0_SUB_CLASS                                                                0x14402
5779#define regBIF_CFG_DEV2_EPF1_0_SUB_CLASS_BASE_IDX                                                       5
5780#define regBIF_CFG_DEV2_EPF1_0_BASE_CLASS                                                               0x14402
5781#define regBIF_CFG_DEV2_EPF1_0_BASE_CLASS_BASE_IDX                                                      5
5782#define regBIF_CFG_DEV2_EPF1_0_CACHE_LINE                                                               0x14403
5783#define regBIF_CFG_DEV2_EPF1_0_CACHE_LINE_BASE_IDX                                                      5
5784#define regBIF_CFG_DEV2_EPF1_0_LATENCY                                                                  0x14403
5785#define regBIF_CFG_DEV2_EPF1_0_LATENCY_BASE_IDX                                                         5
5786#define regBIF_CFG_DEV2_EPF1_0_HEADER                                                                   0x14403
5787#define regBIF_CFG_DEV2_EPF1_0_HEADER_BASE_IDX                                                          5
5788#define regBIF_CFG_DEV2_EPF1_0_BIST                                                                     0x14403
5789#define regBIF_CFG_DEV2_EPF1_0_BIST_BASE_IDX                                                            5
5790#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_1                                                              0x14404
5791#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_1_BASE_IDX                                                     5
5792#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_2                                                              0x14405
5793#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_2_BASE_IDX                                                     5
5794#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_3                                                              0x14406
5795#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_3_BASE_IDX                                                     5
5796#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_4                                                              0x14407
5797#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_4_BASE_IDX                                                     5
5798#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_5                                                              0x14408
5799#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_5_BASE_IDX                                                     5
5800#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_6                                                              0x14409
5801#define regBIF_CFG_DEV2_EPF1_0_BASE_ADDR_6_BASE_IDX                                                     5
5802#define regBIF_CFG_DEV2_EPF1_0_ADAPTER_ID                                                               0x1440b
5803#define regBIF_CFG_DEV2_EPF1_0_ADAPTER_ID_BASE_IDX                                                      5
5804#define regBIF_CFG_DEV2_EPF1_0_ROM_BASE_ADDR                                                            0x1440c
5805#define regBIF_CFG_DEV2_EPF1_0_ROM_BASE_ADDR_BASE_IDX                                                   5
5806#define regBIF_CFG_DEV2_EPF1_0_CAP_PTR                                                                  0x1440d
5807#define regBIF_CFG_DEV2_EPF1_0_CAP_PTR_BASE_IDX                                                         5
5808#define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_LINE                                                           0x1440f
5809#define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_LINE_BASE_IDX                                                  5
5810#define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_PIN                                                            0x1440f
5811#define regBIF_CFG_DEV2_EPF1_0_INTERRUPT_PIN_BASE_IDX                                                   5
5812#define regBIF_CFG_DEV2_EPF1_0_MIN_GRANT                                                                0x1440f
5813#define regBIF_CFG_DEV2_EPF1_0_MIN_GRANT_BASE_IDX                                                       5
5814#define regBIF_CFG_DEV2_EPF1_0_MAX_LATENCY                                                              0x1440f
5815#define regBIF_CFG_DEV2_EPF1_0_MAX_LATENCY_BASE_IDX                                                     5
5816#define regBIF_CFG_DEV2_EPF1_0_VENDOR_CAP_LIST                                                          0x14412
5817#define regBIF_CFG_DEV2_EPF1_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
5818#define regBIF_CFG_DEV2_EPF1_0_ADAPTER_ID_W                                                             0x14413
5819#define regBIF_CFG_DEV2_EPF1_0_ADAPTER_ID_W_BASE_IDX                                                    5
5820#define regBIF_CFG_DEV2_EPF1_0_PMI_CAP_LIST                                                             0x14414
5821#define regBIF_CFG_DEV2_EPF1_0_PMI_CAP_LIST_BASE_IDX                                                    5
5822#define regBIF_CFG_DEV2_EPF1_0_PMI_CAP                                                                  0x14414
5823#define regBIF_CFG_DEV2_EPF1_0_PMI_CAP_BASE_IDX                                                         5
5824#define regBIF_CFG_DEV2_EPF1_0_PMI_STATUS_CNTL                                                          0x14415
5825#define regBIF_CFG_DEV2_EPF1_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
5826#define regBIF_CFG_DEV2_EPF1_0_SBRN                                                                     0x14418
5827#define regBIF_CFG_DEV2_EPF1_0_SBRN_BASE_IDX                                                            5
5828#define regBIF_CFG_DEV2_EPF1_0_FLADJ                                                                    0x14418
5829#define regBIF_CFG_DEV2_EPF1_0_FLADJ_BASE_IDX                                                           5
5830#define regBIF_CFG_DEV2_EPF1_0_DBESL_DBESLD                                                             0x14418
5831#define regBIF_CFG_DEV2_EPF1_0_DBESL_DBESLD_BASE_IDX                                                    5
5832#define regBIF_CFG_DEV2_EPF1_0_PCIE_CAP_LIST                                                            0x14419
5833#define regBIF_CFG_DEV2_EPF1_0_PCIE_CAP_LIST_BASE_IDX                                                   5
5834#define regBIF_CFG_DEV2_EPF1_0_PCIE_CAP                                                                 0x14419
5835#define regBIF_CFG_DEV2_EPF1_0_PCIE_CAP_BASE_IDX                                                        5
5836#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CAP                                                               0x1441a
5837#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CAP_BASE_IDX                                                      5
5838#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CNTL                                                              0x1441b
5839#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CNTL_BASE_IDX                                                     5
5840#define regBIF_CFG_DEV2_EPF1_0_DEVICE_STATUS                                                            0x1441b
5841#define regBIF_CFG_DEV2_EPF1_0_DEVICE_STATUS_BASE_IDX                                                   5
5842#define regBIF_CFG_DEV2_EPF1_0_LINK_CAP                                                                 0x1441c
5843#define regBIF_CFG_DEV2_EPF1_0_LINK_CAP_BASE_IDX                                                        5
5844#define regBIF_CFG_DEV2_EPF1_0_LINK_CNTL                                                                0x1441d
5845#define regBIF_CFG_DEV2_EPF1_0_LINK_CNTL_BASE_IDX                                                       5
5846#define regBIF_CFG_DEV2_EPF1_0_LINK_STATUS                                                              0x1441d
5847#define regBIF_CFG_DEV2_EPF1_0_LINK_STATUS_BASE_IDX                                                     5
5848#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CAP2                                                              0x14422
5849#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CAP2_BASE_IDX                                                     5
5850#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2                                                             0x14423
5851#define regBIF_CFG_DEV2_EPF1_0_DEVICE_CNTL2_BASE_IDX                                                    5
5852#define regBIF_CFG_DEV2_EPF1_0_DEVICE_STATUS2                                                           0x14423
5853#define regBIF_CFG_DEV2_EPF1_0_DEVICE_STATUS2_BASE_IDX                                                  5
5854#define regBIF_CFG_DEV2_EPF1_0_LINK_CAP2                                                                0x14424
5855#define regBIF_CFG_DEV2_EPF1_0_LINK_CAP2_BASE_IDX                                                       5
5856#define regBIF_CFG_DEV2_EPF1_0_LINK_CNTL2                                                               0x14425
5857#define regBIF_CFG_DEV2_EPF1_0_LINK_CNTL2_BASE_IDX                                                      5
5858#define regBIF_CFG_DEV2_EPF1_0_LINK_STATUS2                                                             0x14425
5859#define regBIF_CFG_DEV2_EPF1_0_LINK_STATUS2_BASE_IDX                                                    5
5860#define regBIF_CFG_DEV2_EPF1_0_MSI_CAP_LIST                                                             0x14428
5861#define regBIF_CFG_DEV2_EPF1_0_MSI_CAP_LIST_BASE_IDX                                                    5
5862#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL                                                             0x14428
5863#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_CNTL_BASE_IDX                                                    5
5864#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_ADDR_LO                                                          0x14429
5865#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
5866#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_ADDR_HI                                                          0x1442a
5867#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
5868#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_DATA                                                             0x1442a
5869#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_DATA_BASE_IDX                                                    5
5870#define regBIF_CFG_DEV2_EPF1_0_MSI_EXT_MSG_DATA                                                         0x1442a
5871#define regBIF_CFG_DEV2_EPF1_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
5872#define regBIF_CFG_DEV2_EPF1_0_MSI_MASK                                                                 0x1442b
5873#define regBIF_CFG_DEV2_EPF1_0_MSI_MASK_BASE_IDX                                                        5
5874#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_DATA_64                                                          0x1442b
5875#define regBIF_CFG_DEV2_EPF1_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
5876#define regBIF_CFG_DEV2_EPF1_0_MSI_EXT_MSG_DATA_64                                                      0x1442b
5877#define regBIF_CFG_DEV2_EPF1_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
5878#define regBIF_CFG_DEV2_EPF1_0_MSI_MASK_64                                                              0x1442c
5879#define regBIF_CFG_DEV2_EPF1_0_MSI_MASK_64_BASE_IDX                                                     5
5880#define regBIF_CFG_DEV2_EPF1_0_MSI_PENDING                                                              0x1442c
5881#define regBIF_CFG_DEV2_EPF1_0_MSI_PENDING_BASE_IDX                                                     5
5882#define regBIF_CFG_DEV2_EPF1_0_MSI_PENDING_64                                                           0x1442d
5883#define regBIF_CFG_DEV2_EPF1_0_MSI_PENDING_64_BASE_IDX                                                  5
5884#define regBIF_CFG_DEV2_EPF1_0_MSIX_CAP_LIST                                                            0x14430
5885#define regBIF_CFG_DEV2_EPF1_0_MSIX_CAP_LIST_BASE_IDX                                                   5
5886#define regBIF_CFG_DEV2_EPF1_0_MSIX_MSG_CNTL                                                            0x14430
5887#define regBIF_CFG_DEV2_EPF1_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
5888#define regBIF_CFG_DEV2_EPF1_0_MSIX_TABLE                                                               0x14431
5889#define regBIF_CFG_DEV2_EPF1_0_MSIX_TABLE_BASE_IDX                                                      5
5890#define regBIF_CFG_DEV2_EPF1_0_MSIX_PBA                                                                 0x14432
5891#define regBIF_CFG_DEV2_EPF1_0_MSIX_PBA_BASE_IDX                                                        5
5892#define regBIF_CFG_DEV2_EPF1_0_SATA_CAP_0                                                               0x14434
5893#define regBIF_CFG_DEV2_EPF1_0_SATA_CAP_0_BASE_IDX                                                      5
5894#define regBIF_CFG_DEV2_EPF1_0_SATA_CAP_1                                                               0x14435
5895#define regBIF_CFG_DEV2_EPF1_0_SATA_CAP_1_BASE_IDX                                                      5
5896#define regBIF_CFG_DEV2_EPF1_0_SATA_IDP_INDEX                                                           0x14436
5897#define regBIF_CFG_DEV2_EPF1_0_SATA_IDP_INDEX_BASE_IDX                                                  5
5898#define regBIF_CFG_DEV2_EPF1_0_SATA_IDP_DATA                                                            0x14437
5899#define regBIF_CFG_DEV2_EPF1_0_SATA_IDP_DATA_BASE_IDX                                                   5
5900#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x14440
5901#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
5902#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x14441
5903#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
5904#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC1                                                    0x14442
5905#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
5906#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC2                                                    0x14443
5907#define regBIF_CFG_DEV2_EPF1_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
5908#define regBIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x14454
5909#define regBIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
5910#define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_STATUS                                                   0x14455
5911#define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
5912#define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_MASK                                                     0x14456
5913#define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
5914#define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x14457
5915#define regBIF_CFG_DEV2_EPF1_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
5916#define regBIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_STATUS                                                     0x14458
5917#define regBIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
5918#define regBIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK                                                       0x14459
5919#define regBIF_CFG_DEV2_EPF1_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
5920#define regBIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1445a
5921#define regBIF_CFG_DEV2_EPF1_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
5922#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG0                                                            0x1445b
5923#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
5924#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG1                                                            0x1445c
5925#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
5926#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG2                                                            0x1445d
5927#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
5928#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG3                                                            0x1445e
5929#define regBIF_CFG_DEV2_EPF1_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
5930#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG0                                                     0x14462
5931#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
5932#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG1                                                     0x14463
5933#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
5934#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG2                                                     0x14464
5935#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
5936#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG3                                                     0x14465
5937#define regBIF_CFG_DEV2_EPF1_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
5938#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR_ENH_CAP_LIST                                                    0x14480
5939#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
5940#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CAP                                                            0x14481
5941#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
5942#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL                                                           0x14482
5943#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
5944#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CAP                                                            0x14483
5945#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
5946#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL                                                           0x14484
5947#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
5948#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CAP                                                            0x14485
5949#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
5950#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CNTL                                                           0x14486
5951#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
5952#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR4_CAP                                                            0x14487
5953#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
5954#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR4_CNTL                                                           0x14488
5955#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
5956#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR5_CAP                                                            0x14489
5957#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
5958#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR5_CNTL                                                           0x1448a
5959#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
5960#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR6_CAP                                                            0x1448b
5961#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
5962#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR6_CNTL                                                           0x1448c
5963#define regBIF_CFG_DEV2_EPF1_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
5964#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x14490
5965#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
5966#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x14491
5967#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
5968#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_DATA                                                     0x14492
5969#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
5970#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_CAP                                                      0x14493
5971#define regBIF_CFG_DEV2_EPF1_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
5972#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_ENH_CAP_LIST                                                    0x14494
5973#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
5974#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_CAP                                                             0x14495
5975#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_CAP_BASE_IDX                                                    5
5976#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_LATENCY_INDICATOR                                               0x14496
5977#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
5978#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_STATUS                                                          0x14497
5979#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
5980#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_CNTL                                                            0x14497
5981#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
5982#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x14498
5983#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
5984#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x14498
5985#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
5986#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x14498
5987#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
5988#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x14498
5989#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
5990#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x14499
5991#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
5992#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x14499
5993#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
5994#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x14499
5995#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
5996#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x14499
5997#define regBIF_CFG_DEV2_EPF1_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
5998#define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_ENH_CAP_LIST                                                    0x144a8
5999#define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
6000#define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP                                                             0x144a9
6001#define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_CAP_BASE_IDX                                                    5
6002#define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL                                                            0x144a9
6003#define regBIF_CFG_DEV2_EPF1_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
6004#define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_ENH_CAP_LIST                                                  0x144b4
6005#define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
6006#define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_CAP                                                           0x144b5
6007#define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_CAP_BASE_IDX                                                  5
6008#define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_CNTL                                                          0x144b5
6009#define regBIF_CFG_DEV2_EPF1_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
6010#define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_ENH_CAP_LIST                                                    0x144ca
6011#define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
6012#define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_CAP                                                             0x144cb
6013#define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_CAP_BASE_IDX                                                    5
6014#define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_CNTL                                                            0x144cb
6015#define regBIF_CFG_DEV2_EPF1_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
6016#define regBIF_CFG_DEV2_EPF1_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1455c
6017#define regBIF_CFG_DEV2_EPF1_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
6018#define regBIF_CFG_DEV2_EPF1_0_RTR_DATA1                                                                0x1455d
6019#define regBIF_CFG_DEV2_EPF1_0_RTR_DATA1_BASE_IDX                                                       5
6020#define regBIF_CFG_DEV2_EPF1_0_RTR_DATA2                                                                0x1455e
6021#define regBIF_CFG_DEV2_EPF1_0_RTR_DATA2_BASE_IDX                                                       5
6022
6023
6024// addressBlock: nbio_nbif0_bif_cfg_dev2_epf2_bifcfgdecp
6025// base address: 0x10152000
6026#define regBIF_CFG_DEV2_EPF2_0_VENDOR_ID                                                                0x14800
6027#define regBIF_CFG_DEV2_EPF2_0_VENDOR_ID_BASE_IDX                                                       5
6028#define regBIF_CFG_DEV2_EPF2_0_DEVICE_ID                                                                0x14800
6029#define regBIF_CFG_DEV2_EPF2_0_DEVICE_ID_BASE_IDX                                                       5
6030#define regBIF_CFG_DEV2_EPF2_0_COMMAND                                                                  0x14801
6031#define regBIF_CFG_DEV2_EPF2_0_COMMAND_BASE_IDX                                                         5
6032#define regBIF_CFG_DEV2_EPF2_0_STATUS                                                                   0x14801
6033#define regBIF_CFG_DEV2_EPF2_0_STATUS_BASE_IDX                                                          5
6034#define regBIF_CFG_DEV2_EPF2_0_REVISION_ID                                                              0x14802
6035#define regBIF_CFG_DEV2_EPF2_0_REVISION_ID_BASE_IDX                                                     5
6036#define regBIF_CFG_DEV2_EPF2_0_PROG_INTERFACE                                                           0x14802
6037#define regBIF_CFG_DEV2_EPF2_0_PROG_INTERFACE_BASE_IDX                                                  5
6038#define regBIF_CFG_DEV2_EPF2_0_SUB_CLASS                                                                0x14802
6039#define regBIF_CFG_DEV2_EPF2_0_SUB_CLASS_BASE_IDX                                                       5
6040#define regBIF_CFG_DEV2_EPF2_0_BASE_CLASS                                                               0x14802
6041#define regBIF_CFG_DEV2_EPF2_0_BASE_CLASS_BASE_IDX                                                      5
6042#define regBIF_CFG_DEV2_EPF2_0_CACHE_LINE                                                               0x14803
6043#define regBIF_CFG_DEV2_EPF2_0_CACHE_LINE_BASE_IDX                                                      5
6044#define regBIF_CFG_DEV2_EPF2_0_LATENCY                                                                  0x14803
6045#define regBIF_CFG_DEV2_EPF2_0_LATENCY_BASE_IDX                                                         5
6046#define regBIF_CFG_DEV2_EPF2_0_HEADER                                                                   0x14803
6047#define regBIF_CFG_DEV2_EPF2_0_HEADER_BASE_IDX                                                          5
6048#define regBIF_CFG_DEV2_EPF2_0_BIST                                                                     0x14803
6049#define regBIF_CFG_DEV2_EPF2_0_BIST_BASE_IDX                                                            5
6050#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_1                                                              0x14804
6051#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_1_BASE_IDX                                                     5
6052#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_2                                                              0x14805
6053#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_2_BASE_IDX                                                     5
6054#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_3                                                              0x14806
6055#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_3_BASE_IDX                                                     5
6056#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_4                                                              0x14807
6057#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_4_BASE_IDX                                                     5
6058#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_5                                                              0x14808
6059#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_5_BASE_IDX                                                     5
6060#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_6                                                              0x14809
6061#define regBIF_CFG_DEV2_EPF2_0_BASE_ADDR_6_BASE_IDX                                                     5
6062#define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID                                                               0x1480b
6063#define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID_BASE_IDX                                                      5
6064#define regBIF_CFG_DEV2_EPF2_0_ROM_BASE_ADDR                                                            0x1480c
6065#define regBIF_CFG_DEV2_EPF2_0_ROM_BASE_ADDR_BASE_IDX                                                   5
6066#define regBIF_CFG_DEV2_EPF2_0_CAP_PTR                                                                  0x1480d
6067#define regBIF_CFG_DEV2_EPF2_0_CAP_PTR_BASE_IDX                                                         5
6068#define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_LINE                                                           0x1480f
6069#define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_LINE_BASE_IDX                                                  5
6070#define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_PIN                                                            0x1480f
6071#define regBIF_CFG_DEV2_EPF2_0_INTERRUPT_PIN_BASE_IDX                                                   5
6072#define regBIF_CFG_DEV2_EPF2_0_MIN_GRANT                                                                0x1480f
6073#define regBIF_CFG_DEV2_EPF2_0_MIN_GRANT_BASE_IDX                                                       5
6074#define regBIF_CFG_DEV2_EPF2_0_MAX_LATENCY                                                              0x1480f
6075#define regBIF_CFG_DEV2_EPF2_0_MAX_LATENCY_BASE_IDX                                                     5
6076#define regBIF_CFG_DEV2_EPF2_0_VENDOR_CAP_LIST                                                          0x14812
6077#define regBIF_CFG_DEV2_EPF2_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
6078#define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID_W                                                             0x14813
6079#define regBIF_CFG_DEV2_EPF2_0_ADAPTER_ID_W_BASE_IDX                                                    5
6080#define regBIF_CFG_DEV2_EPF2_0_PMI_CAP_LIST                                                             0x14814
6081#define regBIF_CFG_DEV2_EPF2_0_PMI_CAP_LIST_BASE_IDX                                                    5
6082#define regBIF_CFG_DEV2_EPF2_0_PMI_CAP                                                                  0x14814
6083#define regBIF_CFG_DEV2_EPF2_0_PMI_CAP_BASE_IDX                                                         5
6084#define regBIF_CFG_DEV2_EPF2_0_PMI_STATUS_CNTL                                                          0x14815
6085#define regBIF_CFG_DEV2_EPF2_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
6086#define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP_LIST                                                            0x14819
6087#define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP_LIST_BASE_IDX                                                   5
6088#define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP                                                                 0x14819
6089#define regBIF_CFG_DEV2_EPF2_0_PCIE_CAP_BASE_IDX                                                        5
6090#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP                                                               0x1481a
6091#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP_BASE_IDX                                                      5
6092#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CNTL                                                              0x1481b
6093#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CNTL_BASE_IDX                                                     5
6094#define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS                                                            0x1481b
6095#define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS_BASE_IDX                                                   5
6096#define regBIF_CFG_DEV2_EPF2_0_LINK_CAP                                                                 0x1481c
6097#define regBIF_CFG_DEV2_EPF2_0_LINK_CAP_BASE_IDX                                                        5
6098#define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL                                                                0x1481d
6099#define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL_BASE_IDX                                                       5
6100#define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS                                                              0x1481d
6101#define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS_BASE_IDX                                                     5
6102#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP2                                                              0x14822
6103#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CAP2_BASE_IDX                                                     5
6104#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2                                                             0x14823
6105#define regBIF_CFG_DEV2_EPF2_0_DEVICE_CNTL2_BASE_IDX                                                    5
6106#define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS2                                                           0x14823
6107#define regBIF_CFG_DEV2_EPF2_0_DEVICE_STATUS2_BASE_IDX                                                  5
6108#define regBIF_CFG_DEV2_EPF2_0_LINK_CAP2                                                                0x14824
6109#define regBIF_CFG_DEV2_EPF2_0_LINK_CAP2_BASE_IDX                                                       5
6110#define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL2                                                               0x14825
6111#define regBIF_CFG_DEV2_EPF2_0_LINK_CNTL2_BASE_IDX                                                      5
6112#define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS2                                                             0x14825
6113#define regBIF_CFG_DEV2_EPF2_0_LINK_STATUS2_BASE_IDX                                                    5
6114#define regBIF_CFG_DEV2_EPF2_0_MSI_CAP_LIST                                                             0x14828
6115#define regBIF_CFG_DEV2_EPF2_0_MSI_CAP_LIST_BASE_IDX                                                    5
6116#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_CNTL                                                             0x14828
6117#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_CNTL_BASE_IDX                                                    5
6118#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_ADDR_LO                                                          0x14829
6119#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
6120#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_ADDR_HI                                                          0x1482a
6121#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
6122#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_DATA                                                             0x1482a
6123#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_DATA_BASE_IDX                                                    5
6124#define regBIF_CFG_DEV2_EPF2_0_MSI_EXT_MSG_DATA                                                         0x1482a
6125#define regBIF_CFG_DEV2_EPF2_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
6126#define regBIF_CFG_DEV2_EPF2_0_MSI_MASK                                                                 0x1482b
6127#define regBIF_CFG_DEV2_EPF2_0_MSI_MASK_BASE_IDX                                                        5
6128#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_DATA_64                                                          0x1482b
6129#define regBIF_CFG_DEV2_EPF2_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
6130#define regBIF_CFG_DEV2_EPF2_0_MSI_EXT_MSG_DATA_64                                                      0x1482b
6131#define regBIF_CFG_DEV2_EPF2_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
6132#define regBIF_CFG_DEV2_EPF2_0_MSI_MASK_64                                                              0x1482c
6133#define regBIF_CFG_DEV2_EPF2_0_MSI_MASK_64_BASE_IDX                                                     5
6134#define regBIF_CFG_DEV2_EPF2_0_MSI_PENDING                                                              0x1482c
6135#define regBIF_CFG_DEV2_EPF2_0_MSI_PENDING_BASE_IDX                                                     5
6136#define regBIF_CFG_DEV2_EPF2_0_MSI_PENDING_64                                                           0x1482d
6137#define regBIF_CFG_DEV2_EPF2_0_MSI_PENDING_64_BASE_IDX                                                  5
6138#define regBIF_CFG_DEV2_EPF2_0_MSIX_CAP_LIST                                                            0x14830
6139#define regBIF_CFG_DEV2_EPF2_0_MSIX_CAP_LIST_BASE_IDX                                                   5
6140#define regBIF_CFG_DEV2_EPF2_0_MSIX_MSG_CNTL                                                            0x14830
6141#define regBIF_CFG_DEV2_EPF2_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
6142#define regBIF_CFG_DEV2_EPF2_0_MSIX_TABLE                                                               0x14831
6143#define regBIF_CFG_DEV2_EPF2_0_MSIX_TABLE_BASE_IDX                                                      5
6144#define regBIF_CFG_DEV2_EPF2_0_MSIX_PBA                                                                 0x14832
6145#define regBIF_CFG_DEV2_EPF2_0_MSIX_PBA_BASE_IDX                                                        5
6146#define regBIF_CFG_DEV2_EPF2_0_SATA_CAP_0                                                               0x14834
6147#define regBIF_CFG_DEV2_EPF2_0_SATA_CAP_0_BASE_IDX                                                      5
6148#define regBIF_CFG_DEV2_EPF2_0_SATA_CAP_1                                                               0x14835
6149#define regBIF_CFG_DEV2_EPF2_0_SATA_CAP_1_BASE_IDX                                                      5
6150#define regBIF_CFG_DEV2_EPF2_0_SATA_IDP_INDEX                                                           0x14836
6151#define regBIF_CFG_DEV2_EPF2_0_SATA_IDP_INDEX_BASE_IDX                                                  5
6152#define regBIF_CFG_DEV2_EPF2_0_SATA_IDP_DATA                                                            0x14837
6153#define regBIF_CFG_DEV2_EPF2_0_SATA_IDP_DATA_BASE_IDX                                                   5
6154#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x14840
6155#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
6156#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x14841
6157#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
6158#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC1                                                    0x14842
6159#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
6160#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC2                                                    0x14843
6161#define regBIF_CFG_DEV2_EPF2_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
6162#define regBIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x14854
6163#define regBIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
6164#define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS                                                   0x14855
6165#define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
6166#define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK                                                     0x14856
6167#define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
6168#define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x14857
6169#define regBIF_CFG_DEV2_EPF2_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
6170#define regBIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS                                                     0x14858
6171#define regBIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
6172#define regBIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK                                                       0x14859
6173#define regBIF_CFG_DEV2_EPF2_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
6174#define regBIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1485a
6175#define regBIF_CFG_DEV2_EPF2_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
6176#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG0                                                            0x1485b
6177#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
6178#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG1                                                            0x1485c
6179#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
6180#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG2                                                            0x1485d
6181#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
6182#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG3                                                            0x1485e
6183#define regBIF_CFG_DEV2_EPF2_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
6184#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG0                                                     0x14862
6185#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
6186#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG1                                                     0x14863
6187#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
6188#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG2                                                     0x14864
6189#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
6190#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG3                                                     0x14865
6191#define regBIF_CFG_DEV2_EPF2_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
6192#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST                                                    0x14880
6193#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
6194#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CAP                                                            0x14881
6195#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
6196#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL                                                           0x14882
6197#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
6198#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CAP                                                            0x14883
6199#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
6200#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CNTL                                                           0x14884
6201#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
6202#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CAP                                                            0x14885
6203#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
6204#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CNTL                                                           0x14886
6205#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
6206#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR4_CAP                                                            0x14887
6207#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
6208#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR4_CNTL                                                           0x14888
6209#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
6210#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR5_CAP                                                            0x14889
6211#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
6212#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR5_CNTL                                                           0x1488a
6213#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
6214#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CAP                                                            0x1488b
6215#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
6216#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CNTL                                                           0x1488c
6217#define regBIF_CFG_DEV2_EPF2_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
6218#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x14890
6219#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
6220#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x14891
6221#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
6222#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA                                                     0x14892
6223#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
6224#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_CAP                                                      0x14893
6225#define regBIF_CFG_DEV2_EPF2_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
6226#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_ENH_CAP_LIST                                                    0x14894
6227#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
6228#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP                                                             0x14895
6229#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CAP_BASE_IDX                                                    5
6230#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_LATENCY_INDICATOR                                               0x14896
6231#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
6232#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_STATUS                                                          0x14897
6233#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
6234#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CNTL                                                            0x14897
6235#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
6236#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x14898
6237#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
6238#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x14898
6239#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
6240#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x14898
6241#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
6242#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x14898
6243#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
6244#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x14899
6245#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
6246#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x14899
6247#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
6248#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x14899
6249#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
6250#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x14899
6251#define regBIF_CFG_DEV2_EPF2_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
6252#define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST                                                    0x148a8
6253#define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
6254#define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP                                                             0x148a9
6255#define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CAP_BASE_IDX                                                    5
6256#define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL                                                            0x148a9
6257#define regBIF_CFG_DEV2_EPF2_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
6258#define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_ENH_CAP_LIST                                                  0x148b4
6259#define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
6260#define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_CAP                                                           0x148b5
6261#define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_CAP_BASE_IDX                                                  5
6262#define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_CNTL                                                          0x148b5
6263#define regBIF_CFG_DEV2_EPF2_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
6264#define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_ENH_CAP_LIST                                                    0x148ca
6265#define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
6266#define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_CAP                                                             0x148cb
6267#define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_CAP_BASE_IDX                                                    5
6268#define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_CNTL                                                            0x148cb
6269#define regBIF_CFG_DEV2_EPF2_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
6270#define regBIF_CFG_DEV2_EPF2_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1495c
6271#define regBIF_CFG_DEV2_EPF2_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
6272#define regBIF_CFG_DEV2_EPF2_0_RTR_DATA1                                                                0x1495d
6273#define regBIF_CFG_DEV2_EPF2_0_RTR_DATA1_BASE_IDX                                                       5
6274#define regBIF_CFG_DEV2_EPF2_0_RTR_DATA2                                                                0x1495e
6275#define regBIF_CFG_DEV2_EPF2_0_RTR_DATA2_BASE_IDX                                                       5
6276
6277
6278// addressBlock: nbio_nbif0_bif_cfg_dev2_epf3_bifcfgdecp
6279// base address: 0x10153000
6280#define regBIF_CFG_DEV2_EPF3_0_VENDOR_ID                                                                0x14c00
6281#define regBIF_CFG_DEV2_EPF3_0_VENDOR_ID_BASE_IDX                                                       5
6282#define regBIF_CFG_DEV2_EPF3_0_DEVICE_ID                                                                0x14c00
6283#define regBIF_CFG_DEV2_EPF3_0_DEVICE_ID_BASE_IDX                                                       5
6284#define regBIF_CFG_DEV2_EPF3_0_COMMAND                                                                  0x14c01
6285#define regBIF_CFG_DEV2_EPF3_0_COMMAND_BASE_IDX                                                         5
6286#define regBIF_CFG_DEV2_EPF3_0_STATUS                                                                   0x14c01
6287#define regBIF_CFG_DEV2_EPF3_0_STATUS_BASE_IDX                                                          5
6288#define regBIF_CFG_DEV2_EPF3_0_REVISION_ID                                                              0x14c02
6289#define regBIF_CFG_DEV2_EPF3_0_REVISION_ID_BASE_IDX                                                     5
6290#define regBIF_CFG_DEV2_EPF3_0_PROG_INTERFACE                                                           0x14c02
6291#define regBIF_CFG_DEV2_EPF3_0_PROG_INTERFACE_BASE_IDX                                                  5
6292#define regBIF_CFG_DEV2_EPF3_0_SUB_CLASS                                                                0x14c02
6293#define regBIF_CFG_DEV2_EPF3_0_SUB_CLASS_BASE_IDX                                                       5
6294#define regBIF_CFG_DEV2_EPF3_0_BASE_CLASS                                                               0x14c02
6295#define regBIF_CFG_DEV2_EPF3_0_BASE_CLASS_BASE_IDX                                                      5
6296#define regBIF_CFG_DEV2_EPF3_0_CACHE_LINE                                                               0x14c03
6297#define regBIF_CFG_DEV2_EPF3_0_CACHE_LINE_BASE_IDX                                                      5
6298#define regBIF_CFG_DEV2_EPF3_0_LATENCY                                                                  0x14c03
6299#define regBIF_CFG_DEV2_EPF3_0_LATENCY_BASE_IDX                                                         5
6300#define regBIF_CFG_DEV2_EPF3_0_HEADER                                                                   0x14c03
6301#define regBIF_CFG_DEV2_EPF3_0_HEADER_BASE_IDX                                                          5
6302#define regBIF_CFG_DEV2_EPF3_0_BIST                                                                     0x14c03
6303#define regBIF_CFG_DEV2_EPF3_0_BIST_BASE_IDX                                                            5
6304#define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_1                                                              0x14c04
6305#define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_1_BASE_IDX                                                     5
6306#define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_2                                                              0x14c05
6307#define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_2_BASE_IDX                                                     5
6308#define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_3                                                              0x14c06
6309#define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_3_BASE_IDX                                                     5
6310#define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_4                                                              0x14c07
6311#define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_4_BASE_IDX                                                     5
6312#define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_5                                                              0x14c08
6313#define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_5_BASE_IDX                                                     5
6314#define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_6                                                              0x14c09
6315#define regBIF_CFG_DEV2_EPF3_0_BASE_ADDR_6_BASE_IDX                                                     5
6316#define regBIF_CFG_DEV2_EPF3_0_ADAPTER_ID                                                               0x14c0b
6317#define regBIF_CFG_DEV2_EPF3_0_ADAPTER_ID_BASE_IDX                                                      5
6318#define regBIF_CFG_DEV2_EPF3_0_ROM_BASE_ADDR                                                            0x14c0c
6319#define regBIF_CFG_DEV2_EPF3_0_ROM_BASE_ADDR_BASE_IDX                                                   5
6320#define regBIF_CFG_DEV2_EPF3_0_CAP_PTR                                                                  0x14c0d
6321#define regBIF_CFG_DEV2_EPF3_0_CAP_PTR_BASE_IDX                                                         5
6322#define regBIF_CFG_DEV2_EPF3_0_INTERRUPT_LINE                                                           0x14c0f
6323#define regBIF_CFG_DEV2_EPF3_0_INTERRUPT_LINE_BASE_IDX                                                  5
6324#define regBIF_CFG_DEV2_EPF3_0_INTERRUPT_PIN                                                            0x14c0f
6325#define regBIF_CFG_DEV2_EPF3_0_INTERRUPT_PIN_BASE_IDX                                                   5
6326#define regBIF_CFG_DEV2_EPF3_0_MIN_GRANT                                                                0x14c0f
6327#define regBIF_CFG_DEV2_EPF3_0_MIN_GRANT_BASE_IDX                                                       5
6328#define regBIF_CFG_DEV2_EPF3_0_MAX_LATENCY                                                              0x14c0f
6329#define regBIF_CFG_DEV2_EPF3_0_MAX_LATENCY_BASE_IDX                                                     5
6330#define regBIF_CFG_DEV2_EPF3_0_VENDOR_CAP_LIST                                                          0x14c12
6331#define regBIF_CFG_DEV2_EPF3_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
6332#define regBIF_CFG_DEV2_EPF3_0_ADAPTER_ID_W                                                             0x14c13
6333#define regBIF_CFG_DEV2_EPF3_0_ADAPTER_ID_W_BASE_IDX                                                    5
6334#define regBIF_CFG_DEV2_EPF3_0_PMI_CAP_LIST                                                             0x14c14
6335#define regBIF_CFG_DEV2_EPF3_0_PMI_CAP_LIST_BASE_IDX                                                    5
6336#define regBIF_CFG_DEV2_EPF3_0_PMI_CAP                                                                  0x14c14
6337#define regBIF_CFG_DEV2_EPF3_0_PMI_CAP_BASE_IDX                                                         5
6338#define regBIF_CFG_DEV2_EPF3_0_PMI_STATUS_CNTL                                                          0x14c15
6339#define regBIF_CFG_DEV2_EPF3_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
6340#define regBIF_CFG_DEV2_EPF3_0_SBRN                                                                     0x14c18
6341#define regBIF_CFG_DEV2_EPF3_0_SBRN_BASE_IDX                                                            5
6342#define regBIF_CFG_DEV2_EPF3_0_FLADJ                                                                    0x14c18
6343#define regBIF_CFG_DEV2_EPF3_0_FLADJ_BASE_IDX                                                           5
6344#define regBIF_CFG_DEV2_EPF3_0_DBESL_DBESLD                                                             0x14c18
6345#define regBIF_CFG_DEV2_EPF3_0_DBESL_DBESLD_BASE_IDX                                                    5
6346#define regBIF_CFG_DEV2_EPF3_0_PCIE_CAP_LIST                                                            0x14c19
6347#define regBIF_CFG_DEV2_EPF3_0_PCIE_CAP_LIST_BASE_IDX                                                   5
6348#define regBIF_CFG_DEV2_EPF3_0_PCIE_CAP                                                                 0x14c19
6349#define regBIF_CFG_DEV2_EPF3_0_PCIE_CAP_BASE_IDX                                                        5
6350#define regBIF_CFG_DEV2_EPF3_0_DEVICE_CAP                                                               0x14c1a
6351#define regBIF_CFG_DEV2_EPF3_0_DEVICE_CAP_BASE_IDX                                                      5
6352#define regBIF_CFG_DEV2_EPF3_0_DEVICE_CNTL                                                              0x14c1b
6353#define regBIF_CFG_DEV2_EPF3_0_DEVICE_CNTL_BASE_IDX                                                     5
6354#define regBIF_CFG_DEV2_EPF3_0_DEVICE_STATUS                                                            0x14c1b
6355#define regBIF_CFG_DEV2_EPF3_0_DEVICE_STATUS_BASE_IDX                                                   5
6356#define regBIF_CFG_DEV2_EPF3_0_LINK_CAP                                                                 0x14c1c
6357#define regBIF_CFG_DEV2_EPF3_0_LINK_CAP_BASE_IDX                                                        5
6358#define regBIF_CFG_DEV2_EPF3_0_LINK_CNTL                                                                0x14c1d
6359#define regBIF_CFG_DEV2_EPF3_0_LINK_CNTL_BASE_IDX                                                       5
6360#define regBIF_CFG_DEV2_EPF3_0_LINK_STATUS                                                              0x14c1d
6361#define regBIF_CFG_DEV2_EPF3_0_LINK_STATUS_BASE_IDX                                                     5
6362#define regBIF_CFG_DEV2_EPF3_0_DEVICE_CAP2                                                              0x14c22
6363#define regBIF_CFG_DEV2_EPF3_0_DEVICE_CAP2_BASE_IDX                                                     5
6364#define regBIF_CFG_DEV2_EPF3_0_DEVICE_CNTL2                                                             0x14c23
6365#define regBIF_CFG_DEV2_EPF3_0_DEVICE_CNTL2_BASE_IDX                                                    5
6366#define regBIF_CFG_DEV2_EPF3_0_DEVICE_STATUS2                                                           0x14c23
6367#define regBIF_CFG_DEV2_EPF3_0_DEVICE_STATUS2_BASE_IDX                                                  5
6368#define regBIF_CFG_DEV2_EPF3_0_LINK_CAP2                                                                0x14c24
6369#define regBIF_CFG_DEV2_EPF3_0_LINK_CAP2_BASE_IDX                                                       5
6370#define regBIF_CFG_DEV2_EPF3_0_LINK_CNTL2                                                               0x14c25
6371#define regBIF_CFG_DEV2_EPF3_0_LINK_CNTL2_BASE_IDX                                                      5
6372#define regBIF_CFG_DEV2_EPF3_0_LINK_STATUS2                                                             0x14c25
6373#define regBIF_CFG_DEV2_EPF3_0_LINK_STATUS2_BASE_IDX                                                    5
6374#define regBIF_CFG_DEV2_EPF3_0_MSI_CAP_LIST                                                             0x14c28
6375#define regBIF_CFG_DEV2_EPF3_0_MSI_CAP_LIST_BASE_IDX                                                    5
6376#define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_CNTL                                                             0x14c28
6377#define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_CNTL_BASE_IDX                                                    5
6378#define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_ADDR_LO                                                          0x14c29
6379#define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
6380#define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_ADDR_HI                                                          0x14c2a
6381#define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
6382#define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_DATA                                                             0x14c2a
6383#define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_DATA_BASE_IDX                                                    5
6384#define regBIF_CFG_DEV2_EPF3_0_MSI_EXT_MSG_DATA                                                         0x14c2a
6385#define regBIF_CFG_DEV2_EPF3_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
6386#define regBIF_CFG_DEV2_EPF3_0_MSI_MASK                                                                 0x14c2b
6387#define regBIF_CFG_DEV2_EPF3_0_MSI_MASK_BASE_IDX                                                        5
6388#define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_DATA_64                                                          0x14c2b
6389#define regBIF_CFG_DEV2_EPF3_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
6390#define regBIF_CFG_DEV2_EPF3_0_MSI_EXT_MSG_DATA_64                                                      0x14c2b
6391#define regBIF_CFG_DEV2_EPF3_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
6392#define regBIF_CFG_DEV2_EPF3_0_MSI_MASK_64                                                              0x14c2c
6393#define regBIF_CFG_DEV2_EPF3_0_MSI_MASK_64_BASE_IDX                                                     5
6394#define regBIF_CFG_DEV2_EPF3_0_MSI_PENDING                                                              0x14c2c
6395#define regBIF_CFG_DEV2_EPF3_0_MSI_PENDING_BASE_IDX                                                     5
6396#define regBIF_CFG_DEV2_EPF3_0_MSI_PENDING_64                                                           0x14c2d
6397#define regBIF_CFG_DEV2_EPF3_0_MSI_PENDING_64_BASE_IDX                                                  5
6398#define regBIF_CFG_DEV2_EPF3_0_MSIX_CAP_LIST                                                            0x14c30
6399#define regBIF_CFG_DEV2_EPF3_0_MSIX_CAP_LIST_BASE_IDX                                                   5
6400#define regBIF_CFG_DEV2_EPF3_0_MSIX_MSG_CNTL                                                            0x14c30
6401#define regBIF_CFG_DEV2_EPF3_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
6402#define regBIF_CFG_DEV2_EPF3_0_MSIX_TABLE                                                               0x14c31
6403#define regBIF_CFG_DEV2_EPF3_0_MSIX_TABLE_BASE_IDX                                                      5
6404#define regBIF_CFG_DEV2_EPF3_0_MSIX_PBA                                                                 0x14c32
6405#define regBIF_CFG_DEV2_EPF3_0_MSIX_PBA_BASE_IDX                                                        5
6406#define regBIF_CFG_DEV2_EPF3_0_SATA_CAP_0                                                               0x14c34
6407#define regBIF_CFG_DEV2_EPF3_0_SATA_CAP_0_BASE_IDX                                                      5
6408#define regBIF_CFG_DEV2_EPF3_0_SATA_CAP_1                                                               0x14c35
6409#define regBIF_CFG_DEV2_EPF3_0_SATA_CAP_1_BASE_IDX                                                      5
6410#define regBIF_CFG_DEV2_EPF3_0_SATA_IDP_INDEX                                                           0x14c36
6411#define regBIF_CFG_DEV2_EPF3_0_SATA_IDP_INDEX_BASE_IDX                                                  5
6412#define regBIF_CFG_DEV2_EPF3_0_SATA_IDP_DATA                                                            0x14c37
6413#define regBIF_CFG_DEV2_EPF3_0_SATA_IDP_DATA_BASE_IDX                                                   5
6414#define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x14c40
6415#define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
6416#define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x14c41
6417#define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
6418#define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC1                                                    0x14c42
6419#define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
6420#define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC2                                                    0x14c43
6421#define regBIF_CFG_DEV2_EPF3_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
6422#define regBIF_CFG_DEV2_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x14c54
6423#define regBIF_CFG_DEV2_EPF3_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
6424#define regBIF_CFG_DEV2_EPF3_0_PCIE_UNCORR_ERR_STATUS                                                   0x14c55
6425#define regBIF_CFG_DEV2_EPF3_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
6426#define regBIF_CFG_DEV2_EPF3_0_PCIE_UNCORR_ERR_MASK                                                     0x14c56
6427#define regBIF_CFG_DEV2_EPF3_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
6428#define regBIF_CFG_DEV2_EPF3_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x14c57
6429#define regBIF_CFG_DEV2_EPF3_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
6430#define regBIF_CFG_DEV2_EPF3_0_PCIE_CORR_ERR_STATUS                                                     0x14c58
6431#define regBIF_CFG_DEV2_EPF3_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
6432#define regBIF_CFG_DEV2_EPF3_0_PCIE_CORR_ERR_MASK                                                       0x14c59
6433#define regBIF_CFG_DEV2_EPF3_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
6434#define regBIF_CFG_DEV2_EPF3_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x14c5a
6435#define regBIF_CFG_DEV2_EPF3_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
6436#define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG0                                                            0x14c5b
6437#define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
6438#define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG1                                                            0x14c5c
6439#define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
6440#define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG2                                                            0x14c5d
6441#define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
6442#define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG3                                                            0x14c5e
6443#define regBIF_CFG_DEV2_EPF3_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
6444#define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG0                                                     0x14c62
6445#define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
6446#define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG1                                                     0x14c63
6447#define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
6448#define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG2                                                     0x14c64
6449#define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
6450#define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG3                                                     0x14c65
6451#define regBIF_CFG_DEV2_EPF3_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
6452#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR_ENH_CAP_LIST                                                    0x14c80
6453#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
6454#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR1_CAP                                                            0x14c81
6455#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
6456#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR1_CNTL                                                           0x14c82
6457#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
6458#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR2_CAP                                                            0x14c83
6459#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
6460#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR2_CNTL                                                           0x14c84
6461#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
6462#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR3_CAP                                                            0x14c85
6463#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
6464#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR3_CNTL                                                           0x14c86
6465#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
6466#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR4_CAP                                                            0x14c87
6467#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
6468#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR4_CNTL                                                           0x14c88
6469#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
6470#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR5_CAP                                                            0x14c89
6471#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
6472#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR5_CNTL                                                           0x14c8a
6473#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
6474#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR6_CAP                                                            0x14c8b
6475#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
6476#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR6_CNTL                                                           0x14c8c
6477#define regBIF_CFG_DEV2_EPF3_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
6478#define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x14c90
6479#define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
6480#define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x14c91
6481#define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
6482#define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_DATA                                                     0x14c92
6483#define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
6484#define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_CAP                                                      0x14c93
6485#define regBIF_CFG_DEV2_EPF3_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
6486#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_ENH_CAP_LIST                                                    0x14c94
6487#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
6488#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_CAP                                                             0x14c95
6489#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_CAP_BASE_IDX                                                    5
6490#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_LATENCY_INDICATOR                                               0x14c96
6491#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
6492#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_STATUS                                                          0x14c97
6493#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
6494#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_CNTL                                                            0x14c97
6495#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
6496#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x14c98
6497#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
6498#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x14c98
6499#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
6500#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x14c98
6501#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
6502#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x14c98
6503#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
6504#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x14c99
6505#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
6506#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x14c99
6507#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
6508#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x14c99
6509#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
6510#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x14c99
6511#define regBIF_CFG_DEV2_EPF3_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
6512#define regBIF_CFG_DEV2_EPF3_0_PCIE_ACS_ENH_CAP_LIST                                                    0x14ca8
6513#define regBIF_CFG_DEV2_EPF3_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
6514#define regBIF_CFG_DEV2_EPF3_0_PCIE_ACS_CAP                                                             0x14ca9
6515#define regBIF_CFG_DEV2_EPF3_0_PCIE_ACS_CAP_BASE_IDX                                                    5
6516#define regBIF_CFG_DEV2_EPF3_0_PCIE_ACS_CNTL                                                            0x14ca9
6517#define regBIF_CFG_DEV2_EPF3_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
6518#define regBIF_CFG_DEV2_EPF3_0_PCIE_PASID_ENH_CAP_LIST                                                  0x14cb4
6519#define regBIF_CFG_DEV2_EPF3_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
6520#define regBIF_CFG_DEV2_EPF3_0_PCIE_PASID_CAP                                                           0x14cb5
6521#define regBIF_CFG_DEV2_EPF3_0_PCIE_PASID_CAP_BASE_IDX                                                  5
6522#define regBIF_CFG_DEV2_EPF3_0_PCIE_PASID_CNTL                                                          0x14cb5
6523#define regBIF_CFG_DEV2_EPF3_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
6524#define regBIF_CFG_DEV2_EPF3_0_PCIE_ARI_ENH_CAP_LIST                                                    0x14cca
6525#define regBIF_CFG_DEV2_EPF3_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
6526#define regBIF_CFG_DEV2_EPF3_0_PCIE_ARI_CAP                                                             0x14ccb
6527#define regBIF_CFG_DEV2_EPF3_0_PCIE_ARI_CAP_BASE_IDX                                                    5
6528#define regBIF_CFG_DEV2_EPF3_0_PCIE_ARI_CNTL                                                            0x14ccb
6529#define regBIF_CFG_DEV2_EPF3_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
6530#define regBIF_CFG_DEV2_EPF3_0_PCIE_RTR_ENH_CAP_LIST                                                    0x14d5c
6531#define regBIF_CFG_DEV2_EPF3_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
6532#define regBIF_CFG_DEV2_EPF3_0_RTR_DATA1                                                                0x14d5d
6533#define regBIF_CFG_DEV2_EPF3_0_RTR_DATA1_BASE_IDX                                                       5
6534#define regBIF_CFG_DEV2_EPF3_0_RTR_DATA2                                                                0x14d5e
6535#define regBIF_CFG_DEV2_EPF3_0_RTR_DATA2_BASE_IDX                                                       5
6536
6537
6538// addressBlock: nbio_nbif0_bif_cfg_dev2_epf4_bifcfgdecp
6539// base address: 0x10154000
6540#define regBIF_CFG_DEV2_EPF4_0_VENDOR_ID                                                                0x15000
6541#define regBIF_CFG_DEV2_EPF4_0_VENDOR_ID_BASE_IDX                                                       5
6542#define regBIF_CFG_DEV2_EPF4_0_DEVICE_ID                                                                0x15000
6543#define regBIF_CFG_DEV2_EPF4_0_DEVICE_ID_BASE_IDX                                                       5
6544#define regBIF_CFG_DEV2_EPF4_0_COMMAND                                                                  0x15001
6545#define regBIF_CFG_DEV2_EPF4_0_COMMAND_BASE_IDX                                                         5
6546#define regBIF_CFG_DEV2_EPF4_0_STATUS                                                                   0x15001
6547#define regBIF_CFG_DEV2_EPF4_0_STATUS_BASE_IDX                                                          5
6548#define regBIF_CFG_DEV2_EPF4_0_REVISION_ID                                                              0x15002
6549#define regBIF_CFG_DEV2_EPF4_0_REVISION_ID_BASE_IDX                                                     5
6550#define regBIF_CFG_DEV2_EPF4_0_PROG_INTERFACE                                                           0x15002
6551#define regBIF_CFG_DEV2_EPF4_0_PROG_INTERFACE_BASE_IDX                                                  5
6552#define regBIF_CFG_DEV2_EPF4_0_SUB_CLASS                                                                0x15002
6553#define regBIF_CFG_DEV2_EPF4_0_SUB_CLASS_BASE_IDX                                                       5
6554#define regBIF_CFG_DEV2_EPF4_0_BASE_CLASS                                                               0x15002
6555#define regBIF_CFG_DEV2_EPF4_0_BASE_CLASS_BASE_IDX                                                      5
6556#define regBIF_CFG_DEV2_EPF4_0_CACHE_LINE                                                               0x15003
6557#define regBIF_CFG_DEV2_EPF4_0_CACHE_LINE_BASE_IDX                                                      5
6558#define regBIF_CFG_DEV2_EPF4_0_LATENCY                                                                  0x15003
6559#define regBIF_CFG_DEV2_EPF4_0_LATENCY_BASE_IDX                                                         5
6560#define regBIF_CFG_DEV2_EPF4_0_HEADER                                                                   0x15003
6561#define regBIF_CFG_DEV2_EPF4_0_HEADER_BASE_IDX                                                          5
6562#define regBIF_CFG_DEV2_EPF4_0_BIST                                                                     0x15003
6563#define regBIF_CFG_DEV2_EPF4_0_BIST_BASE_IDX                                                            5
6564#define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_1                                                              0x15004
6565#define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_1_BASE_IDX                                                     5
6566#define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_2                                                              0x15005
6567#define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_2_BASE_IDX                                                     5
6568#define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_3                                                              0x15006
6569#define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_3_BASE_IDX                                                     5
6570#define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_4                                                              0x15007
6571#define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_4_BASE_IDX                                                     5
6572#define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_5                                                              0x15008
6573#define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_5_BASE_IDX                                                     5
6574#define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_6                                                              0x15009
6575#define regBIF_CFG_DEV2_EPF4_0_BASE_ADDR_6_BASE_IDX                                                     5
6576#define regBIF_CFG_DEV2_EPF4_0_ADAPTER_ID                                                               0x1500b
6577#define regBIF_CFG_DEV2_EPF4_0_ADAPTER_ID_BASE_IDX                                                      5
6578#define regBIF_CFG_DEV2_EPF4_0_ROM_BASE_ADDR                                                            0x1500c
6579#define regBIF_CFG_DEV2_EPF4_0_ROM_BASE_ADDR_BASE_IDX                                                   5
6580#define regBIF_CFG_DEV2_EPF4_0_CAP_PTR                                                                  0x1500d
6581#define regBIF_CFG_DEV2_EPF4_0_CAP_PTR_BASE_IDX                                                         5
6582#define regBIF_CFG_DEV2_EPF4_0_INTERRUPT_LINE                                                           0x1500f
6583#define regBIF_CFG_DEV2_EPF4_0_INTERRUPT_LINE_BASE_IDX                                                  5
6584#define regBIF_CFG_DEV2_EPF4_0_INTERRUPT_PIN                                                            0x1500f
6585#define regBIF_CFG_DEV2_EPF4_0_INTERRUPT_PIN_BASE_IDX                                                   5
6586#define regBIF_CFG_DEV2_EPF4_0_MIN_GRANT                                                                0x1500f
6587#define regBIF_CFG_DEV2_EPF4_0_MIN_GRANT_BASE_IDX                                                       5
6588#define regBIF_CFG_DEV2_EPF4_0_MAX_LATENCY                                                              0x1500f
6589#define regBIF_CFG_DEV2_EPF4_0_MAX_LATENCY_BASE_IDX                                                     5
6590#define regBIF_CFG_DEV2_EPF4_0_VENDOR_CAP_LIST                                                          0x15012
6591#define regBIF_CFG_DEV2_EPF4_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
6592#define regBIF_CFG_DEV2_EPF4_0_ADAPTER_ID_W                                                             0x15013
6593#define regBIF_CFG_DEV2_EPF4_0_ADAPTER_ID_W_BASE_IDX                                                    5
6594#define regBIF_CFG_DEV2_EPF4_0_PMI_CAP_LIST                                                             0x15014
6595#define regBIF_CFG_DEV2_EPF4_0_PMI_CAP_LIST_BASE_IDX                                                    5
6596#define regBIF_CFG_DEV2_EPF4_0_PMI_CAP                                                                  0x15014
6597#define regBIF_CFG_DEV2_EPF4_0_PMI_CAP_BASE_IDX                                                         5
6598#define regBIF_CFG_DEV2_EPF4_0_PMI_STATUS_CNTL                                                          0x15015
6599#define regBIF_CFG_DEV2_EPF4_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
6600#define regBIF_CFG_DEV2_EPF4_0_SBRN                                                                     0x15018
6601#define regBIF_CFG_DEV2_EPF4_0_SBRN_BASE_IDX                                                            5
6602#define regBIF_CFG_DEV2_EPF4_0_FLADJ                                                                    0x15018
6603#define regBIF_CFG_DEV2_EPF4_0_FLADJ_BASE_IDX                                                           5
6604#define regBIF_CFG_DEV2_EPF4_0_DBESL_DBESLD                                                             0x15018
6605#define regBIF_CFG_DEV2_EPF4_0_DBESL_DBESLD_BASE_IDX                                                    5
6606#define regBIF_CFG_DEV2_EPF4_0_PCIE_CAP_LIST                                                            0x15019
6607#define regBIF_CFG_DEV2_EPF4_0_PCIE_CAP_LIST_BASE_IDX                                                   5
6608#define regBIF_CFG_DEV2_EPF4_0_PCIE_CAP                                                                 0x15019
6609#define regBIF_CFG_DEV2_EPF4_0_PCIE_CAP_BASE_IDX                                                        5
6610#define regBIF_CFG_DEV2_EPF4_0_DEVICE_CAP                                                               0x1501a
6611#define regBIF_CFG_DEV2_EPF4_0_DEVICE_CAP_BASE_IDX                                                      5
6612#define regBIF_CFG_DEV2_EPF4_0_DEVICE_CNTL                                                              0x1501b
6613#define regBIF_CFG_DEV2_EPF4_0_DEVICE_CNTL_BASE_IDX                                                     5
6614#define regBIF_CFG_DEV2_EPF4_0_DEVICE_STATUS                                                            0x1501b
6615#define regBIF_CFG_DEV2_EPF4_0_DEVICE_STATUS_BASE_IDX                                                   5
6616#define regBIF_CFG_DEV2_EPF4_0_LINK_CAP                                                                 0x1501c
6617#define regBIF_CFG_DEV2_EPF4_0_LINK_CAP_BASE_IDX                                                        5
6618#define regBIF_CFG_DEV2_EPF4_0_LINK_CNTL                                                                0x1501d
6619#define regBIF_CFG_DEV2_EPF4_0_LINK_CNTL_BASE_IDX                                                       5
6620#define regBIF_CFG_DEV2_EPF4_0_LINK_STATUS                                                              0x1501d
6621#define regBIF_CFG_DEV2_EPF4_0_LINK_STATUS_BASE_IDX                                                     5
6622#define regBIF_CFG_DEV2_EPF4_0_DEVICE_CAP2                                                              0x15022
6623#define regBIF_CFG_DEV2_EPF4_0_DEVICE_CAP2_BASE_IDX                                                     5
6624#define regBIF_CFG_DEV2_EPF4_0_DEVICE_CNTL2                                                             0x15023
6625#define regBIF_CFG_DEV2_EPF4_0_DEVICE_CNTL2_BASE_IDX                                                    5
6626#define regBIF_CFG_DEV2_EPF4_0_DEVICE_STATUS2                                                           0x15023
6627#define regBIF_CFG_DEV2_EPF4_0_DEVICE_STATUS2_BASE_IDX                                                  5
6628#define regBIF_CFG_DEV2_EPF4_0_LINK_CAP2                                                                0x15024
6629#define regBIF_CFG_DEV2_EPF4_0_LINK_CAP2_BASE_IDX                                                       5
6630#define regBIF_CFG_DEV2_EPF4_0_LINK_CNTL2                                                               0x15025
6631#define regBIF_CFG_DEV2_EPF4_0_LINK_CNTL2_BASE_IDX                                                      5
6632#define regBIF_CFG_DEV2_EPF4_0_LINK_STATUS2                                                             0x15025
6633#define regBIF_CFG_DEV2_EPF4_0_LINK_STATUS2_BASE_IDX                                                    5
6634#define regBIF_CFG_DEV2_EPF4_0_MSI_CAP_LIST                                                             0x15028
6635#define regBIF_CFG_DEV2_EPF4_0_MSI_CAP_LIST_BASE_IDX                                                    5
6636#define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_CNTL                                                             0x15028
6637#define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_CNTL_BASE_IDX                                                    5
6638#define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_ADDR_LO                                                          0x15029
6639#define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
6640#define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_ADDR_HI                                                          0x1502a
6641#define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
6642#define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_DATA                                                             0x1502a
6643#define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_DATA_BASE_IDX                                                    5
6644#define regBIF_CFG_DEV2_EPF4_0_MSI_EXT_MSG_DATA                                                         0x1502a
6645#define regBIF_CFG_DEV2_EPF4_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
6646#define regBIF_CFG_DEV2_EPF4_0_MSI_MASK                                                                 0x1502b
6647#define regBIF_CFG_DEV2_EPF4_0_MSI_MASK_BASE_IDX                                                        5
6648#define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_DATA_64                                                          0x1502b
6649#define regBIF_CFG_DEV2_EPF4_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
6650#define regBIF_CFG_DEV2_EPF4_0_MSI_EXT_MSG_DATA_64                                                      0x1502b
6651#define regBIF_CFG_DEV2_EPF4_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
6652#define regBIF_CFG_DEV2_EPF4_0_MSI_MASK_64                                                              0x1502c
6653#define regBIF_CFG_DEV2_EPF4_0_MSI_MASK_64_BASE_IDX                                                     5
6654#define regBIF_CFG_DEV2_EPF4_0_MSI_PENDING                                                              0x1502c
6655#define regBIF_CFG_DEV2_EPF4_0_MSI_PENDING_BASE_IDX                                                     5
6656#define regBIF_CFG_DEV2_EPF4_0_MSI_PENDING_64                                                           0x1502d
6657#define regBIF_CFG_DEV2_EPF4_0_MSI_PENDING_64_BASE_IDX                                                  5
6658#define regBIF_CFG_DEV2_EPF4_0_MSIX_CAP_LIST                                                            0x15030
6659#define regBIF_CFG_DEV2_EPF4_0_MSIX_CAP_LIST_BASE_IDX                                                   5
6660#define regBIF_CFG_DEV2_EPF4_0_MSIX_MSG_CNTL                                                            0x15030
6661#define regBIF_CFG_DEV2_EPF4_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
6662#define regBIF_CFG_DEV2_EPF4_0_MSIX_TABLE                                                               0x15031
6663#define regBIF_CFG_DEV2_EPF4_0_MSIX_TABLE_BASE_IDX                                                      5
6664#define regBIF_CFG_DEV2_EPF4_0_MSIX_PBA                                                                 0x15032
6665#define regBIF_CFG_DEV2_EPF4_0_MSIX_PBA_BASE_IDX                                                        5
6666#define regBIF_CFG_DEV2_EPF4_0_SATA_CAP_0                                                               0x15034
6667#define regBIF_CFG_DEV2_EPF4_0_SATA_CAP_0_BASE_IDX                                                      5
6668#define regBIF_CFG_DEV2_EPF4_0_SATA_CAP_1                                                               0x15035
6669#define regBIF_CFG_DEV2_EPF4_0_SATA_CAP_1_BASE_IDX                                                      5
6670#define regBIF_CFG_DEV2_EPF4_0_SATA_IDP_INDEX                                                           0x15036
6671#define regBIF_CFG_DEV2_EPF4_0_SATA_IDP_INDEX_BASE_IDX                                                  5
6672#define regBIF_CFG_DEV2_EPF4_0_SATA_IDP_DATA                                                            0x15037
6673#define regBIF_CFG_DEV2_EPF4_0_SATA_IDP_DATA_BASE_IDX                                                   5
6674#define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x15040
6675#define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
6676#define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x15041
6677#define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
6678#define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC1                                                    0x15042
6679#define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
6680#define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC2                                                    0x15043
6681#define regBIF_CFG_DEV2_EPF4_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
6682#define regBIF_CFG_DEV2_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x15054
6683#define regBIF_CFG_DEV2_EPF4_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
6684#define regBIF_CFG_DEV2_EPF4_0_PCIE_UNCORR_ERR_STATUS                                                   0x15055
6685#define regBIF_CFG_DEV2_EPF4_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
6686#define regBIF_CFG_DEV2_EPF4_0_PCIE_UNCORR_ERR_MASK                                                     0x15056
6687#define regBIF_CFG_DEV2_EPF4_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
6688#define regBIF_CFG_DEV2_EPF4_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x15057
6689#define regBIF_CFG_DEV2_EPF4_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
6690#define regBIF_CFG_DEV2_EPF4_0_PCIE_CORR_ERR_STATUS                                                     0x15058
6691#define regBIF_CFG_DEV2_EPF4_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
6692#define regBIF_CFG_DEV2_EPF4_0_PCIE_CORR_ERR_MASK                                                       0x15059
6693#define regBIF_CFG_DEV2_EPF4_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
6694#define regBIF_CFG_DEV2_EPF4_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1505a
6695#define regBIF_CFG_DEV2_EPF4_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
6696#define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG0                                                            0x1505b
6697#define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
6698#define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG1                                                            0x1505c
6699#define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
6700#define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG2                                                            0x1505d
6701#define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
6702#define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG3                                                            0x1505e
6703#define regBIF_CFG_DEV2_EPF4_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
6704#define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG0                                                     0x15062
6705#define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
6706#define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG1                                                     0x15063
6707#define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
6708#define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG2                                                     0x15064
6709#define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
6710#define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG3                                                     0x15065
6711#define regBIF_CFG_DEV2_EPF4_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
6712#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR_ENH_CAP_LIST                                                    0x15080
6713#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
6714#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR1_CAP                                                            0x15081
6715#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
6716#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR1_CNTL                                                           0x15082
6717#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
6718#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR2_CAP                                                            0x15083
6719#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
6720#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR2_CNTL                                                           0x15084
6721#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
6722#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR3_CAP                                                            0x15085
6723#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
6724#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR3_CNTL                                                           0x15086
6725#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
6726#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR4_CAP                                                            0x15087
6727#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
6728#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR4_CNTL                                                           0x15088
6729#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
6730#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR5_CAP                                                            0x15089
6731#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
6732#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR5_CNTL                                                           0x1508a
6733#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
6734#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR6_CAP                                                            0x1508b
6735#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
6736#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR6_CNTL                                                           0x1508c
6737#define regBIF_CFG_DEV2_EPF4_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
6738#define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x15090
6739#define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
6740#define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x15091
6741#define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
6742#define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_DATA                                                     0x15092
6743#define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
6744#define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_CAP                                                      0x15093
6745#define regBIF_CFG_DEV2_EPF4_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
6746#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_ENH_CAP_LIST                                                    0x15094
6747#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
6748#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_CAP                                                             0x15095
6749#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_CAP_BASE_IDX                                                    5
6750#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_LATENCY_INDICATOR                                               0x15096
6751#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
6752#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_STATUS                                                          0x15097
6753#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
6754#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_CNTL                                                            0x15097
6755#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
6756#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x15098
6757#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
6758#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x15098
6759#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
6760#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x15098
6761#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
6762#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x15098
6763#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
6764#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x15099
6765#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
6766#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x15099
6767#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
6768#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x15099
6769#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
6770#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x15099
6771#define regBIF_CFG_DEV2_EPF4_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
6772#define regBIF_CFG_DEV2_EPF4_0_PCIE_ACS_ENH_CAP_LIST                                                    0x150a8
6773#define regBIF_CFG_DEV2_EPF4_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
6774#define regBIF_CFG_DEV2_EPF4_0_PCIE_ACS_CAP                                                             0x150a9
6775#define regBIF_CFG_DEV2_EPF4_0_PCIE_ACS_CAP_BASE_IDX                                                    5
6776#define regBIF_CFG_DEV2_EPF4_0_PCIE_ACS_CNTL                                                            0x150a9
6777#define regBIF_CFG_DEV2_EPF4_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
6778#define regBIF_CFG_DEV2_EPF4_0_PCIE_PASID_ENH_CAP_LIST                                                  0x150b4
6779#define regBIF_CFG_DEV2_EPF4_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
6780#define regBIF_CFG_DEV2_EPF4_0_PCIE_PASID_CAP                                                           0x150b5
6781#define regBIF_CFG_DEV2_EPF4_0_PCIE_PASID_CAP_BASE_IDX                                                  5
6782#define regBIF_CFG_DEV2_EPF4_0_PCIE_PASID_CNTL                                                          0x150b5
6783#define regBIF_CFG_DEV2_EPF4_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
6784#define regBIF_CFG_DEV2_EPF4_0_PCIE_ARI_ENH_CAP_LIST                                                    0x150ca
6785#define regBIF_CFG_DEV2_EPF4_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
6786#define regBIF_CFG_DEV2_EPF4_0_PCIE_ARI_CAP                                                             0x150cb
6787#define regBIF_CFG_DEV2_EPF4_0_PCIE_ARI_CAP_BASE_IDX                                                    5
6788#define regBIF_CFG_DEV2_EPF4_0_PCIE_ARI_CNTL                                                            0x150cb
6789#define regBIF_CFG_DEV2_EPF4_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
6790#define regBIF_CFG_DEV2_EPF4_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1515c
6791#define regBIF_CFG_DEV2_EPF4_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
6792#define regBIF_CFG_DEV2_EPF4_0_RTR_DATA1                                                                0x1515d
6793#define regBIF_CFG_DEV2_EPF4_0_RTR_DATA1_BASE_IDX                                                       5
6794#define regBIF_CFG_DEV2_EPF4_0_RTR_DATA2                                                                0x1515e
6795#define regBIF_CFG_DEV2_EPF4_0_RTR_DATA2_BASE_IDX                                                       5
6796
6797
6798// addressBlock: nbio_nbif0_bif_cfg_dev2_epf5_bifcfgdecp
6799// base address: 0x10155000
6800#define regBIF_CFG_DEV2_EPF5_0_VENDOR_ID                                                                0x15400
6801#define regBIF_CFG_DEV2_EPF5_0_VENDOR_ID_BASE_IDX                                                       5
6802#define regBIF_CFG_DEV2_EPF5_0_DEVICE_ID                                                                0x15400
6803#define regBIF_CFG_DEV2_EPF5_0_DEVICE_ID_BASE_IDX                                                       5
6804#define regBIF_CFG_DEV2_EPF5_0_COMMAND                                                                  0x15401
6805#define regBIF_CFG_DEV2_EPF5_0_COMMAND_BASE_IDX                                                         5
6806#define regBIF_CFG_DEV2_EPF5_0_STATUS                                                                   0x15401
6807#define regBIF_CFG_DEV2_EPF5_0_STATUS_BASE_IDX                                                          5
6808#define regBIF_CFG_DEV2_EPF5_0_REVISION_ID                                                              0x15402
6809#define regBIF_CFG_DEV2_EPF5_0_REVISION_ID_BASE_IDX                                                     5
6810#define regBIF_CFG_DEV2_EPF5_0_PROG_INTERFACE                                                           0x15402
6811#define regBIF_CFG_DEV2_EPF5_0_PROG_INTERFACE_BASE_IDX                                                  5
6812#define regBIF_CFG_DEV2_EPF5_0_SUB_CLASS                                                                0x15402
6813#define regBIF_CFG_DEV2_EPF5_0_SUB_CLASS_BASE_IDX                                                       5
6814#define regBIF_CFG_DEV2_EPF5_0_BASE_CLASS                                                               0x15402
6815#define regBIF_CFG_DEV2_EPF5_0_BASE_CLASS_BASE_IDX                                                      5
6816#define regBIF_CFG_DEV2_EPF5_0_CACHE_LINE                                                               0x15403
6817#define regBIF_CFG_DEV2_EPF5_0_CACHE_LINE_BASE_IDX                                                      5
6818#define regBIF_CFG_DEV2_EPF5_0_LATENCY                                                                  0x15403
6819#define regBIF_CFG_DEV2_EPF5_0_LATENCY_BASE_IDX                                                         5
6820#define regBIF_CFG_DEV2_EPF5_0_HEADER                                                                   0x15403
6821#define regBIF_CFG_DEV2_EPF5_0_HEADER_BASE_IDX                                                          5
6822#define regBIF_CFG_DEV2_EPF5_0_BIST                                                                     0x15403
6823#define regBIF_CFG_DEV2_EPF5_0_BIST_BASE_IDX                                                            5
6824#define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_1                                                              0x15404
6825#define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_1_BASE_IDX                                                     5
6826#define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_2                                                              0x15405
6827#define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_2_BASE_IDX                                                     5
6828#define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_3                                                              0x15406
6829#define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_3_BASE_IDX                                                     5
6830#define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_4                                                              0x15407
6831#define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_4_BASE_IDX                                                     5
6832#define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_5                                                              0x15408
6833#define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_5_BASE_IDX                                                     5
6834#define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_6                                                              0x15409
6835#define regBIF_CFG_DEV2_EPF5_0_BASE_ADDR_6_BASE_IDX                                                     5
6836#define regBIF_CFG_DEV2_EPF5_0_ADAPTER_ID                                                               0x1540b
6837#define regBIF_CFG_DEV2_EPF5_0_ADAPTER_ID_BASE_IDX                                                      5
6838#define regBIF_CFG_DEV2_EPF5_0_ROM_BASE_ADDR                                                            0x1540c
6839#define regBIF_CFG_DEV2_EPF5_0_ROM_BASE_ADDR_BASE_IDX                                                   5
6840#define regBIF_CFG_DEV2_EPF5_0_CAP_PTR                                                                  0x1540d
6841#define regBIF_CFG_DEV2_EPF5_0_CAP_PTR_BASE_IDX                                                         5
6842#define regBIF_CFG_DEV2_EPF5_0_INTERRUPT_LINE                                                           0x1540f
6843#define regBIF_CFG_DEV2_EPF5_0_INTERRUPT_LINE_BASE_IDX                                                  5
6844#define regBIF_CFG_DEV2_EPF5_0_INTERRUPT_PIN                                                            0x1540f
6845#define regBIF_CFG_DEV2_EPF5_0_INTERRUPT_PIN_BASE_IDX                                                   5
6846#define regBIF_CFG_DEV2_EPF5_0_MIN_GRANT                                                                0x1540f
6847#define regBIF_CFG_DEV2_EPF5_0_MIN_GRANT_BASE_IDX                                                       5
6848#define regBIF_CFG_DEV2_EPF5_0_MAX_LATENCY                                                              0x1540f
6849#define regBIF_CFG_DEV2_EPF5_0_MAX_LATENCY_BASE_IDX                                                     5
6850#define regBIF_CFG_DEV2_EPF5_0_VENDOR_CAP_LIST                                                          0x15412
6851#define regBIF_CFG_DEV2_EPF5_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
6852#define regBIF_CFG_DEV2_EPF5_0_ADAPTER_ID_W                                                             0x15413
6853#define regBIF_CFG_DEV2_EPF5_0_ADAPTER_ID_W_BASE_IDX                                                    5
6854#define regBIF_CFG_DEV2_EPF5_0_PMI_CAP_LIST                                                             0x15414
6855#define regBIF_CFG_DEV2_EPF5_0_PMI_CAP_LIST_BASE_IDX                                                    5
6856#define regBIF_CFG_DEV2_EPF5_0_PMI_CAP                                                                  0x15414
6857#define regBIF_CFG_DEV2_EPF5_0_PMI_CAP_BASE_IDX                                                         5
6858#define regBIF_CFG_DEV2_EPF5_0_PMI_STATUS_CNTL                                                          0x15415
6859#define regBIF_CFG_DEV2_EPF5_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
6860#define regBIF_CFG_DEV2_EPF5_0_PCIE_CAP_LIST                                                            0x15419
6861#define regBIF_CFG_DEV2_EPF5_0_PCIE_CAP_LIST_BASE_IDX                                                   5
6862#define regBIF_CFG_DEV2_EPF5_0_PCIE_CAP                                                                 0x15419
6863#define regBIF_CFG_DEV2_EPF5_0_PCIE_CAP_BASE_IDX                                                        5
6864#define regBIF_CFG_DEV2_EPF5_0_DEVICE_CAP                                                               0x1541a
6865#define regBIF_CFG_DEV2_EPF5_0_DEVICE_CAP_BASE_IDX                                                      5
6866#define regBIF_CFG_DEV2_EPF5_0_DEVICE_CNTL                                                              0x1541b
6867#define regBIF_CFG_DEV2_EPF5_0_DEVICE_CNTL_BASE_IDX                                                     5
6868#define regBIF_CFG_DEV2_EPF5_0_DEVICE_STATUS                                                            0x1541b
6869#define regBIF_CFG_DEV2_EPF5_0_DEVICE_STATUS_BASE_IDX                                                   5
6870#define regBIF_CFG_DEV2_EPF5_0_LINK_CAP                                                                 0x1541c
6871#define regBIF_CFG_DEV2_EPF5_0_LINK_CAP_BASE_IDX                                                        5
6872#define regBIF_CFG_DEV2_EPF5_0_LINK_CNTL                                                                0x1541d
6873#define regBIF_CFG_DEV2_EPF5_0_LINK_CNTL_BASE_IDX                                                       5
6874#define regBIF_CFG_DEV2_EPF5_0_LINK_STATUS                                                              0x1541d
6875#define regBIF_CFG_DEV2_EPF5_0_LINK_STATUS_BASE_IDX                                                     5
6876#define regBIF_CFG_DEV2_EPF5_0_DEVICE_CAP2                                                              0x15422
6877#define regBIF_CFG_DEV2_EPF5_0_DEVICE_CAP2_BASE_IDX                                                     5
6878#define regBIF_CFG_DEV2_EPF5_0_DEVICE_CNTL2                                                             0x15423
6879#define regBIF_CFG_DEV2_EPF5_0_DEVICE_CNTL2_BASE_IDX                                                    5
6880#define regBIF_CFG_DEV2_EPF5_0_DEVICE_STATUS2                                                           0x15423
6881#define regBIF_CFG_DEV2_EPF5_0_DEVICE_STATUS2_BASE_IDX                                                  5
6882#define regBIF_CFG_DEV2_EPF5_0_LINK_CAP2                                                                0x15424
6883#define regBIF_CFG_DEV2_EPF5_0_LINK_CAP2_BASE_IDX                                                       5
6884#define regBIF_CFG_DEV2_EPF5_0_LINK_CNTL2                                                               0x15425
6885#define regBIF_CFG_DEV2_EPF5_0_LINK_CNTL2_BASE_IDX                                                      5
6886#define regBIF_CFG_DEV2_EPF5_0_LINK_STATUS2                                                             0x15425
6887#define regBIF_CFG_DEV2_EPF5_0_LINK_STATUS2_BASE_IDX                                                    5
6888#define regBIF_CFG_DEV2_EPF5_0_MSI_CAP_LIST                                                             0x15428
6889#define regBIF_CFG_DEV2_EPF5_0_MSI_CAP_LIST_BASE_IDX                                                    5
6890#define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_CNTL                                                             0x15428
6891#define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_CNTL_BASE_IDX                                                    5
6892#define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_ADDR_LO                                                          0x15429
6893#define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
6894#define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_ADDR_HI                                                          0x1542a
6895#define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
6896#define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_DATA                                                             0x1542a
6897#define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_DATA_BASE_IDX                                                    5
6898#define regBIF_CFG_DEV2_EPF5_0_MSI_EXT_MSG_DATA                                                         0x1542a
6899#define regBIF_CFG_DEV2_EPF5_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
6900#define regBIF_CFG_DEV2_EPF5_0_MSI_MASK                                                                 0x1542b
6901#define regBIF_CFG_DEV2_EPF5_0_MSI_MASK_BASE_IDX                                                        5
6902#define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_DATA_64                                                          0x1542b
6903#define regBIF_CFG_DEV2_EPF5_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
6904#define regBIF_CFG_DEV2_EPF5_0_MSI_EXT_MSG_DATA_64                                                      0x1542b
6905#define regBIF_CFG_DEV2_EPF5_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
6906#define regBIF_CFG_DEV2_EPF5_0_MSI_MASK_64                                                              0x1542c
6907#define regBIF_CFG_DEV2_EPF5_0_MSI_MASK_64_BASE_IDX                                                     5
6908#define regBIF_CFG_DEV2_EPF5_0_MSI_PENDING                                                              0x1542c
6909#define regBIF_CFG_DEV2_EPF5_0_MSI_PENDING_BASE_IDX                                                     5
6910#define regBIF_CFG_DEV2_EPF5_0_MSI_PENDING_64                                                           0x1542d
6911#define regBIF_CFG_DEV2_EPF5_0_MSI_PENDING_64_BASE_IDX                                                  5
6912#define regBIF_CFG_DEV2_EPF5_0_MSIX_CAP_LIST                                                            0x15430
6913#define regBIF_CFG_DEV2_EPF5_0_MSIX_CAP_LIST_BASE_IDX                                                   5
6914#define regBIF_CFG_DEV2_EPF5_0_MSIX_MSG_CNTL                                                            0x15430
6915#define regBIF_CFG_DEV2_EPF5_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
6916#define regBIF_CFG_DEV2_EPF5_0_MSIX_TABLE                                                               0x15431
6917#define regBIF_CFG_DEV2_EPF5_0_MSIX_TABLE_BASE_IDX                                                      5
6918#define regBIF_CFG_DEV2_EPF5_0_MSIX_PBA                                                                 0x15432
6919#define regBIF_CFG_DEV2_EPF5_0_MSIX_PBA_BASE_IDX                                                        5
6920#define regBIF_CFG_DEV2_EPF5_0_SATA_CAP_0                                                               0x15434
6921#define regBIF_CFG_DEV2_EPF5_0_SATA_CAP_0_BASE_IDX                                                      5
6922#define regBIF_CFG_DEV2_EPF5_0_SATA_CAP_1                                                               0x15435
6923#define regBIF_CFG_DEV2_EPF5_0_SATA_CAP_1_BASE_IDX                                                      5
6924#define regBIF_CFG_DEV2_EPF5_0_SATA_IDP_INDEX                                                           0x15436
6925#define regBIF_CFG_DEV2_EPF5_0_SATA_IDP_INDEX_BASE_IDX                                                  5
6926#define regBIF_CFG_DEV2_EPF5_0_SATA_IDP_DATA                                                            0x15437
6927#define regBIF_CFG_DEV2_EPF5_0_SATA_IDP_DATA_BASE_IDX                                                   5
6928#define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x15440
6929#define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
6930#define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x15441
6931#define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
6932#define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC1                                                    0x15442
6933#define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
6934#define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC2                                                    0x15443
6935#define regBIF_CFG_DEV2_EPF5_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
6936#define regBIF_CFG_DEV2_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x15454
6937#define regBIF_CFG_DEV2_EPF5_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
6938#define regBIF_CFG_DEV2_EPF5_0_PCIE_UNCORR_ERR_STATUS                                                   0x15455
6939#define regBIF_CFG_DEV2_EPF5_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
6940#define regBIF_CFG_DEV2_EPF5_0_PCIE_UNCORR_ERR_MASK                                                     0x15456
6941#define regBIF_CFG_DEV2_EPF5_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
6942#define regBIF_CFG_DEV2_EPF5_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x15457
6943#define regBIF_CFG_DEV2_EPF5_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
6944#define regBIF_CFG_DEV2_EPF5_0_PCIE_CORR_ERR_STATUS                                                     0x15458
6945#define regBIF_CFG_DEV2_EPF5_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
6946#define regBIF_CFG_DEV2_EPF5_0_PCIE_CORR_ERR_MASK                                                       0x15459
6947#define regBIF_CFG_DEV2_EPF5_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
6948#define regBIF_CFG_DEV2_EPF5_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1545a
6949#define regBIF_CFG_DEV2_EPF5_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
6950#define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG0                                                            0x1545b
6951#define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
6952#define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG1                                                            0x1545c
6953#define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
6954#define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG2                                                            0x1545d
6955#define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
6956#define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG3                                                            0x1545e
6957#define regBIF_CFG_DEV2_EPF5_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
6958#define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG0                                                     0x15462
6959#define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
6960#define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG1                                                     0x15463
6961#define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
6962#define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG2                                                     0x15464
6963#define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
6964#define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG3                                                     0x15465
6965#define regBIF_CFG_DEV2_EPF5_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
6966#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR_ENH_CAP_LIST                                                    0x15480
6967#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
6968#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR1_CAP                                                            0x15481
6969#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
6970#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR1_CNTL                                                           0x15482
6971#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
6972#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR2_CAP                                                            0x15483
6973#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
6974#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR2_CNTL                                                           0x15484
6975#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
6976#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR3_CAP                                                            0x15485
6977#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
6978#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR3_CNTL                                                           0x15486
6979#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
6980#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR4_CAP                                                            0x15487
6981#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
6982#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR4_CNTL                                                           0x15488
6983#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
6984#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR5_CAP                                                            0x15489
6985#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
6986#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR5_CNTL                                                           0x1548a
6987#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
6988#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR6_CAP                                                            0x1548b
6989#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
6990#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR6_CNTL                                                           0x1548c
6991#define regBIF_CFG_DEV2_EPF5_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
6992#define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x15490
6993#define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
6994#define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x15491
6995#define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
6996#define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_DATA                                                     0x15492
6997#define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
6998#define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_CAP                                                      0x15493
6999#define regBIF_CFG_DEV2_EPF5_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
7000#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_ENH_CAP_LIST                                                    0x15494
7001#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
7002#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_CAP                                                             0x15495
7003#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_CAP_BASE_IDX                                                    5
7004#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_LATENCY_INDICATOR                                               0x15496
7005#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
7006#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_STATUS                                                          0x15497
7007#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
7008#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_CNTL                                                            0x15497
7009#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
7010#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x15498
7011#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
7012#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x15498
7013#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
7014#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x15498
7015#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
7016#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x15498
7017#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
7018#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x15499
7019#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
7020#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x15499
7021#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
7022#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x15499
7023#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
7024#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x15499
7025#define regBIF_CFG_DEV2_EPF5_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
7026#define regBIF_CFG_DEV2_EPF5_0_PCIE_ACS_ENH_CAP_LIST                                                    0x154a8
7027#define regBIF_CFG_DEV2_EPF5_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
7028#define regBIF_CFG_DEV2_EPF5_0_PCIE_ACS_CAP                                                             0x154a9
7029#define regBIF_CFG_DEV2_EPF5_0_PCIE_ACS_CAP_BASE_IDX                                                    5
7030#define regBIF_CFG_DEV2_EPF5_0_PCIE_ACS_CNTL                                                            0x154a9
7031#define regBIF_CFG_DEV2_EPF5_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
7032#define regBIF_CFG_DEV2_EPF5_0_PCIE_PASID_ENH_CAP_LIST                                                  0x154b4
7033#define regBIF_CFG_DEV2_EPF5_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
7034#define regBIF_CFG_DEV2_EPF5_0_PCIE_PASID_CAP                                                           0x154b5
7035#define regBIF_CFG_DEV2_EPF5_0_PCIE_PASID_CAP_BASE_IDX                                                  5
7036#define regBIF_CFG_DEV2_EPF5_0_PCIE_PASID_CNTL                                                          0x154b5
7037#define regBIF_CFG_DEV2_EPF5_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
7038#define regBIF_CFG_DEV2_EPF5_0_PCIE_ARI_ENH_CAP_LIST                                                    0x154ca
7039#define regBIF_CFG_DEV2_EPF5_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
7040#define regBIF_CFG_DEV2_EPF5_0_PCIE_ARI_CAP                                                             0x154cb
7041#define regBIF_CFG_DEV2_EPF5_0_PCIE_ARI_CAP_BASE_IDX                                                    5
7042#define regBIF_CFG_DEV2_EPF5_0_PCIE_ARI_CNTL                                                            0x154cb
7043#define regBIF_CFG_DEV2_EPF5_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
7044#define regBIF_CFG_DEV2_EPF5_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1555c
7045#define regBIF_CFG_DEV2_EPF5_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
7046#define regBIF_CFG_DEV2_EPF5_0_RTR_DATA1                                                                0x1555d
7047#define regBIF_CFG_DEV2_EPF5_0_RTR_DATA1_BASE_IDX                                                       5
7048#define regBIF_CFG_DEV2_EPF5_0_RTR_DATA2                                                                0x1555e
7049#define regBIF_CFG_DEV2_EPF5_0_RTR_DATA2_BASE_IDX                                                       5
7050
7051
7052// addressBlock: nbio_nbif0_bif_cfg_dev2_epf6_bifcfgdecp
7053// base address: 0x10156000
7054#define regBIF_CFG_DEV2_EPF6_0_VENDOR_ID                                                                0x15800
7055#define regBIF_CFG_DEV2_EPF6_0_VENDOR_ID_BASE_IDX                                                       5
7056#define regBIF_CFG_DEV2_EPF6_0_DEVICE_ID                                                                0x15800
7057#define regBIF_CFG_DEV2_EPF6_0_DEVICE_ID_BASE_IDX                                                       5
7058#define regBIF_CFG_DEV2_EPF6_0_COMMAND                                                                  0x15801
7059#define regBIF_CFG_DEV2_EPF6_0_COMMAND_BASE_IDX                                                         5
7060#define regBIF_CFG_DEV2_EPF6_0_STATUS                                                                   0x15801
7061#define regBIF_CFG_DEV2_EPF6_0_STATUS_BASE_IDX                                                          5
7062#define regBIF_CFG_DEV2_EPF6_0_REVISION_ID                                                              0x15802
7063#define regBIF_CFG_DEV2_EPF6_0_REVISION_ID_BASE_IDX                                                     5
7064#define regBIF_CFG_DEV2_EPF6_0_PROG_INTERFACE                                                           0x15802
7065#define regBIF_CFG_DEV2_EPF6_0_PROG_INTERFACE_BASE_IDX                                                  5
7066#define regBIF_CFG_DEV2_EPF6_0_SUB_CLASS                                                                0x15802
7067#define regBIF_CFG_DEV2_EPF6_0_SUB_CLASS_BASE_IDX                                                       5
7068#define regBIF_CFG_DEV2_EPF6_0_BASE_CLASS                                                               0x15802
7069#define regBIF_CFG_DEV2_EPF6_0_BASE_CLASS_BASE_IDX                                                      5
7070#define regBIF_CFG_DEV2_EPF6_0_CACHE_LINE                                                               0x15803
7071#define regBIF_CFG_DEV2_EPF6_0_CACHE_LINE_BASE_IDX                                                      5
7072#define regBIF_CFG_DEV2_EPF6_0_LATENCY                                                                  0x15803
7073#define regBIF_CFG_DEV2_EPF6_0_LATENCY_BASE_IDX                                                         5
7074#define regBIF_CFG_DEV2_EPF6_0_HEADER                                                                   0x15803
7075#define regBIF_CFG_DEV2_EPF6_0_HEADER_BASE_IDX                                                          5
7076#define regBIF_CFG_DEV2_EPF6_0_BIST                                                                     0x15803
7077#define regBIF_CFG_DEV2_EPF6_0_BIST_BASE_IDX                                                            5
7078#define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_1                                                              0x15804
7079#define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_1_BASE_IDX                                                     5
7080#define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_2                                                              0x15805
7081#define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_2_BASE_IDX                                                     5
7082#define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_3                                                              0x15806
7083#define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_3_BASE_IDX                                                     5
7084#define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_4                                                              0x15807
7085#define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_4_BASE_IDX                                                     5
7086#define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_5                                                              0x15808
7087#define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_5_BASE_IDX                                                     5
7088#define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_6                                                              0x15809
7089#define regBIF_CFG_DEV2_EPF6_0_BASE_ADDR_6_BASE_IDX                                                     5
7090#define regBIF_CFG_DEV2_EPF6_0_ADAPTER_ID                                                               0x1580b
7091#define regBIF_CFG_DEV2_EPF6_0_ADAPTER_ID_BASE_IDX                                                      5
7092#define regBIF_CFG_DEV2_EPF6_0_ROM_BASE_ADDR                                                            0x1580c
7093#define regBIF_CFG_DEV2_EPF6_0_ROM_BASE_ADDR_BASE_IDX                                                   5
7094#define regBIF_CFG_DEV2_EPF6_0_CAP_PTR                                                                  0x1580d
7095#define regBIF_CFG_DEV2_EPF6_0_CAP_PTR_BASE_IDX                                                         5
7096#define regBIF_CFG_DEV2_EPF6_0_INTERRUPT_LINE                                                           0x1580f
7097#define regBIF_CFG_DEV2_EPF6_0_INTERRUPT_LINE_BASE_IDX                                                  5
7098#define regBIF_CFG_DEV2_EPF6_0_INTERRUPT_PIN                                                            0x1580f
7099#define regBIF_CFG_DEV2_EPF6_0_INTERRUPT_PIN_BASE_IDX                                                   5
7100#define regBIF_CFG_DEV2_EPF6_0_MIN_GRANT                                                                0x1580f
7101#define regBIF_CFG_DEV2_EPF6_0_MIN_GRANT_BASE_IDX                                                       5
7102#define regBIF_CFG_DEV2_EPF6_0_MAX_LATENCY                                                              0x1580f
7103#define regBIF_CFG_DEV2_EPF6_0_MAX_LATENCY_BASE_IDX                                                     5
7104#define regBIF_CFG_DEV2_EPF6_0_VENDOR_CAP_LIST                                                          0x15812
7105#define regBIF_CFG_DEV2_EPF6_0_VENDOR_CAP_LIST_BASE_IDX                                                 5
7106#define regBIF_CFG_DEV2_EPF6_0_ADAPTER_ID_W                                                             0x15813
7107#define regBIF_CFG_DEV2_EPF6_0_ADAPTER_ID_W_BASE_IDX                                                    5
7108#define regBIF_CFG_DEV2_EPF6_0_PMI_CAP_LIST                                                             0x15814
7109#define regBIF_CFG_DEV2_EPF6_0_PMI_CAP_LIST_BASE_IDX                                                    5
7110#define regBIF_CFG_DEV2_EPF6_0_PMI_CAP                                                                  0x15814
7111#define regBIF_CFG_DEV2_EPF6_0_PMI_CAP_BASE_IDX                                                         5
7112#define regBIF_CFG_DEV2_EPF6_0_PMI_STATUS_CNTL                                                          0x15815
7113#define regBIF_CFG_DEV2_EPF6_0_PMI_STATUS_CNTL_BASE_IDX                                                 5
7114#define regBIF_CFG_DEV2_EPF6_0_PCIE_CAP_LIST                                                            0x15819
7115#define regBIF_CFG_DEV2_EPF6_0_PCIE_CAP_LIST_BASE_IDX                                                   5
7116#define regBIF_CFG_DEV2_EPF6_0_PCIE_CAP                                                                 0x15819
7117#define regBIF_CFG_DEV2_EPF6_0_PCIE_CAP_BASE_IDX                                                        5
7118#define regBIF_CFG_DEV2_EPF6_0_DEVICE_CAP                                                               0x1581a
7119#define regBIF_CFG_DEV2_EPF6_0_DEVICE_CAP_BASE_IDX                                                      5
7120#define regBIF_CFG_DEV2_EPF6_0_DEVICE_CNTL                                                              0x1581b
7121#define regBIF_CFG_DEV2_EPF6_0_DEVICE_CNTL_BASE_IDX                                                     5
7122#define regBIF_CFG_DEV2_EPF6_0_DEVICE_STATUS                                                            0x1581b
7123#define regBIF_CFG_DEV2_EPF6_0_DEVICE_STATUS_BASE_IDX                                                   5
7124#define regBIF_CFG_DEV2_EPF6_0_LINK_CAP                                                                 0x1581c
7125#define regBIF_CFG_DEV2_EPF6_0_LINK_CAP_BASE_IDX                                                        5
7126#define regBIF_CFG_DEV2_EPF6_0_LINK_CNTL                                                                0x1581d
7127#define regBIF_CFG_DEV2_EPF6_0_LINK_CNTL_BASE_IDX                                                       5
7128#define regBIF_CFG_DEV2_EPF6_0_LINK_STATUS                                                              0x1581d
7129#define regBIF_CFG_DEV2_EPF6_0_LINK_STATUS_BASE_IDX                                                     5
7130#define regBIF_CFG_DEV2_EPF6_0_DEVICE_CAP2                                                              0x15822
7131#define regBIF_CFG_DEV2_EPF6_0_DEVICE_CAP2_BASE_IDX                                                     5
7132#define regBIF_CFG_DEV2_EPF6_0_DEVICE_CNTL2                                                             0x15823
7133#define regBIF_CFG_DEV2_EPF6_0_DEVICE_CNTL2_BASE_IDX                                                    5
7134#define regBIF_CFG_DEV2_EPF6_0_DEVICE_STATUS2                                                           0x15823
7135#define regBIF_CFG_DEV2_EPF6_0_DEVICE_STATUS2_BASE_IDX                                                  5
7136#define regBIF_CFG_DEV2_EPF6_0_LINK_CAP2                                                                0x15824
7137#define regBIF_CFG_DEV2_EPF6_0_LINK_CAP2_BASE_IDX                                                       5
7138#define regBIF_CFG_DEV2_EPF6_0_LINK_CNTL2                                                               0x15825
7139#define regBIF_CFG_DEV2_EPF6_0_LINK_CNTL2_BASE_IDX                                                      5
7140#define regBIF_CFG_DEV2_EPF6_0_LINK_STATUS2                                                             0x15825
7141#define regBIF_CFG_DEV2_EPF6_0_LINK_STATUS2_BASE_IDX                                                    5
7142#define regBIF_CFG_DEV2_EPF6_0_MSI_CAP_LIST                                                             0x15828
7143#define regBIF_CFG_DEV2_EPF6_0_MSI_CAP_LIST_BASE_IDX                                                    5
7144#define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_CNTL                                                             0x15828
7145#define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_CNTL_BASE_IDX                                                    5
7146#define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_ADDR_LO                                                          0x15829
7147#define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_ADDR_LO_BASE_IDX                                                 5
7148#define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_ADDR_HI                                                          0x1582a
7149#define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_ADDR_HI_BASE_IDX                                                 5
7150#define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_DATA                                                             0x1582a
7151#define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_DATA_BASE_IDX                                                    5
7152#define regBIF_CFG_DEV2_EPF6_0_MSI_EXT_MSG_DATA                                                         0x1582a
7153#define regBIF_CFG_DEV2_EPF6_0_MSI_EXT_MSG_DATA_BASE_IDX                                                5
7154#define regBIF_CFG_DEV2_EPF6_0_MSI_MASK                                                                 0x1582b
7155#define regBIF_CFG_DEV2_EPF6_0_MSI_MASK_BASE_IDX                                                        5
7156#define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_DATA_64                                                          0x1582b
7157#define regBIF_CFG_DEV2_EPF6_0_MSI_MSG_DATA_64_BASE_IDX                                                 5
7158#define regBIF_CFG_DEV2_EPF6_0_MSI_EXT_MSG_DATA_64                                                      0x1582b
7159#define regBIF_CFG_DEV2_EPF6_0_MSI_EXT_MSG_DATA_64_BASE_IDX                                             5
7160#define regBIF_CFG_DEV2_EPF6_0_MSI_MASK_64                                                              0x1582c
7161#define regBIF_CFG_DEV2_EPF6_0_MSI_MASK_64_BASE_IDX                                                     5
7162#define regBIF_CFG_DEV2_EPF6_0_MSI_PENDING                                                              0x1582c
7163#define regBIF_CFG_DEV2_EPF6_0_MSI_PENDING_BASE_IDX                                                     5
7164#define regBIF_CFG_DEV2_EPF6_0_MSI_PENDING_64                                                           0x1582d
7165#define regBIF_CFG_DEV2_EPF6_0_MSI_PENDING_64_BASE_IDX                                                  5
7166#define regBIF_CFG_DEV2_EPF6_0_MSIX_CAP_LIST                                                            0x15830
7167#define regBIF_CFG_DEV2_EPF6_0_MSIX_CAP_LIST_BASE_IDX                                                   5
7168#define regBIF_CFG_DEV2_EPF6_0_MSIX_MSG_CNTL                                                            0x15830
7169#define regBIF_CFG_DEV2_EPF6_0_MSIX_MSG_CNTL_BASE_IDX                                                   5
7170#define regBIF_CFG_DEV2_EPF6_0_MSIX_TABLE                                                               0x15831
7171#define regBIF_CFG_DEV2_EPF6_0_MSIX_TABLE_BASE_IDX                                                      5
7172#define regBIF_CFG_DEV2_EPF6_0_MSIX_PBA                                                                 0x15832
7173#define regBIF_CFG_DEV2_EPF6_0_MSIX_PBA_BASE_IDX                                                        5
7174#define regBIF_CFG_DEV2_EPF6_0_SATA_CAP_0                                                               0x15834
7175#define regBIF_CFG_DEV2_EPF6_0_SATA_CAP_0_BASE_IDX                                                      5
7176#define regBIF_CFG_DEV2_EPF6_0_SATA_CAP_1                                                               0x15835
7177#define regBIF_CFG_DEV2_EPF6_0_SATA_CAP_1_BASE_IDX                                                      5
7178#define regBIF_CFG_DEV2_EPF6_0_SATA_IDP_INDEX                                                           0x15836
7179#define regBIF_CFG_DEV2_EPF6_0_SATA_IDP_INDEX_BASE_IDX                                                  5
7180#define regBIF_CFG_DEV2_EPF6_0_SATA_IDP_DATA                                                            0x15837
7181#define regBIF_CFG_DEV2_EPF6_0_SATA_IDP_DATA_BASE_IDX                                                   5
7182#define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST                                        0x15840
7183#define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC_ENH_CAP_LIST_BASE_IDX                               5
7184#define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR                                                 0x15841
7185#define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC_HDR_BASE_IDX                                        5
7186#define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC1                                                    0x15842
7187#define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC1_BASE_IDX                                           5
7188#define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC2                                                    0x15843
7189#define regBIF_CFG_DEV2_EPF6_0_PCIE_VENDOR_SPECIFIC2_BASE_IDX                                           5
7190#define regBIF_CFG_DEV2_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST                                            0x15854
7191#define regBIF_CFG_DEV2_EPF6_0_PCIE_ADV_ERR_RPT_ENH_CAP_LIST_BASE_IDX                                   5
7192#define regBIF_CFG_DEV2_EPF6_0_PCIE_UNCORR_ERR_STATUS                                                   0x15855
7193#define regBIF_CFG_DEV2_EPF6_0_PCIE_UNCORR_ERR_STATUS_BASE_IDX                                          5
7194#define regBIF_CFG_DEV2_EPF6_0_PCIE_UNCORR_ERR_MASK                                                     0x15856
7195#define regBIF_CFG_DEV2_EPF6_0_PCIE_UNCORR_ERR_MASK_BASE_IDX                                            5
7196#define regBIF_CFG_DEV2_EPF6_0_PCIE_UNCORR_ERR_SEVERITY                                                 0x15857
7197#define regBIF_CFG_DEV2_EPF6_0_PCIE_UNCORR_ERR_SEVERITY_BASE_IDX                                        5
7198#define regBIF_CFG_DEV2_EPF6_0_PCIE_CORR_ERR_STATUS                                                     0x15858
7199#define regBIF_CFG_DEV2_EPF6_0_PCIE_CORR_ERR_STATUS_BASE_IDX                                            5
7200#define regBIF_CFG_DEV2_EPF6_0_PCIE_CORR_ERR_MASK                                                       0x15859
7201#define regBIF_CFG_DEV2_EPF6_0_PCIE_CORR_ERR_MASK_BASE_IDX                                              5
7202#define regBIF_CFG_DEV2_EPF6_0_PCIE_ADV_ERR_CAP_CNTL                                                    0x1585a
7203#define regBIF_CFG_DEV2_EPF6_0_PCIE_ADV_ERR_CAP_CNTL_BASE_IDX                                           5
7204#define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG0                                                            0x1585b
7205#define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG0_BASE_IDX                                                   5
7206#define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG1                                                            0x1585c
7207#define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG1_BASE_IDX                                                   5
7208#define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG2                                                            0x1585d
7209#define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG2_BASE_IDX                                                   5
7210#define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG3                                                            0x1585e
7211#define regBIF_CFG_DEV2_EPF6_0_PCIE_HDR_LOG3_BASE_IDX                                                   5
7212#define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG0                                                     0x15862
7213#define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG0_BASE_IDX                                            5
7214#define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG1                                                     0x15863
7215#define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG1_BASE_IDX                                            5
7216#define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG2                                                     0x15864
7217#define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG2_BASE_IDX                                            5
7218#define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG3                                                     0x15865
7219#define regBIF_CFG_DEV2_EPF6_0_PCIE_TLP_PREFIX_LOG3_BASE_IDX                                            5
7220#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR_ENH_CAP_LIST                                                    0x15880
7221#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR_ENH_CAP_LIST_BASE_IDX                                           5
7222#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR1_CAP                                                            0x15881
7223#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR1_CAP_BASE_IDX                                                   5
7224#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR1_CNTL                                                           0x15882
7225#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR1_CNTL_BASE_IDX                                                  5
7226#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR2_CAP                                                            0x15883
7227#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR2_CAP_BASE_IDX                                                   5
7228#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR2_CNTL                                                           0x15884
7229#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR2_CNTL_BASE_IDX                                                  5
7230#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR3_CAP                                                            0x15885
7231#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR3_CAP_BASE_IDX                                                   5
7232#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR3_CNTL                                                           0x15886
7233#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR3_CNTL_BASE_IDX                                                  5
7234#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR4_CAP                                                            0x15887
7235#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR4_CAP_BASE_IDX                                                   5
7236#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR4_CNTL                                                           0x15888
7237#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR4_CNTL_BASE_IDX                                                  5
7238#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR5_CAP                                                            0x15889
7239#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR5_CAP_BASE_IDX                                                   5
7240#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR5_CNTL                                                           0x1588a
7241#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR5_CNTL_BASE_IDX                                                  5
7242#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR6_CAP                                                            0x1588b
7243#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR6_CAP_BASE_IDX                                                   5
7244#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR6_CNTL                                                           0x1588c
7245#define regBIF_CFG_DEV2_EPF6_0_PCIE_BAR6_CNTL_BASE_IDX                                                  5
7246#define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST                                             0x15890
7247#define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_ENH_CAP_LIST_BASE_IDX                                    5
7248#define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT                                              0x15891
7249#define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_DATA_SELECT_BASE_IDX                                     5
7250#define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_DATA                                                     0x15892
7251#define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_DATA_BASE_IDX                                            5
7252#define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_CAP                                                      0x15893
7253#define regBIF_CFG_DEV2_EPF6_0_PCIE_PWR_BUDGET_CAP_BASE_IDX                                             5
7254#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_ENH_CAP_LIST                                                    0x15894
7255#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_ENH_CAP_LIST_BASE_IDX                                           5
7256#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_CAP                                                             0x15895
7257#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_CAP_BASE_IDX                                                    5
7258#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_LATENCY_INDICATOR                                               0x15896
7259#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
7260#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_STATUS                                                          0x15897
7261#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_STATUS_BASE_IDX                                                 5
7262#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_CNTL                                                            0x15897
7263#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_CNTL_BASE_IDX                                                   5
7264#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0                                            0x15898
7265#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                   5
7266#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1                                            0x15898
7267#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                   5
7268#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2                                            0x15898
7269#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                   5
7270#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3                                            0x15898
7271#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                   5
7272#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4                                            0x15899
7273#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                   5
7274#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5                                            0x15899
7275#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                   5
7276#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6                                            0x15899
7277#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                   5
7278#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7                                            0x15899
7279#define regBIF_CFG_DEV2_EPF6_0_PCIE_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                   5
7280#define regBIF_CFG_DEV2_EPF6_0_PCIE_ACS_ENH_CAP_LIST                                                    0x158a8
7281#define regBIF_CFG_DEV2_EPF6_0_PCIE_ACS_ENH_CAP_LIST_BASE_IDX                                           5
7282#define regBIF_CFG_DEV2_EPF6_0_PCIE_ACS_CAP                                                             0x158a9
7283#define regBIF_CFG_DEV2_EPF6_0_PCIE_ACS_CAP_BASE_IDX                                                    5
7284#define regBIF_CFG_DEV2_EPF6_0_PCIE_ACS_CNTL                                                            0x158a9
7285#define regBIF_CFG_DEV2_EPF6_0_PCIE_ACS_CNTL_BASE_IDX                                                   5
7286#define regBIF_CFG_DEV2_EPF6_0_PCIE_PASID_ENH_CAP_LIST                                                  0x158b4
7287#define regBIF_CFG_DEV2_EPF6_0_PCIE_PASID_ENH_CAP_LIST_BASE_IDX                                         5
7288#define regBIF_CFG_DEV2_EPF6_0_PCIE_PASID_CAP                                                           0x158b5
7289#define regBIF_CFG_DEV2_EPF6_0_PCIE_PASID_CAP_BASE_IDX                                                  5
7290#define regBIF_CFG_DEV2_EPF6_0_PCIE_PASID_CNTL                                                          0x158b5
7291#define regBIF_CFG_DEV2_EPF6_0_PCIE_PASID_CNTL_BASE_IDX                                                 5
7292#define regBIF_CFG_DEV2_EPF6_0_PCIE_ARI_ENH_CAP_LIST                                                    0x158ca
7293#define regBIF_CFG_DEV2_EPF6_0_PCIE_ARI_ENH_CAP_LIST_BASE_IDX                                           5
7294#define regBIF_CFG_DEV2_EPF6_0_PCIE_ARI_CAP                                                             0x158cb
7295#define regBIF_CFG_DEV2_EPF6_0_PCIE_ARI_CAP_BASE_IDX                                                    5
7296#define regBIF_CFG_DEV2_EPF6_0_PCIE_ARI_CNTL                                                            0x158cb
7297#define regBIF_CFG_DEV2_EPF6_0_PCIE_ARI_CNTL_BASE_IDX                                                   5
7298#define regBIF_CFG_DEV2_EPF6_0_PCIE_RTR_ENH_CAP_LIST                                                    0x1595c
7299#define regBIF_CFG_DEV2_EPF6_0_PCIE_RTR_ENH_CAP_LIST_BASE_IDX                                           5
7300#define regBIF_CFG_DEV2_EPF6_0_RTR_DATA1                                                                0x1595d
7301#define regBIF_CFG_DEV2_EPF6_0_RTR_DATA1_BASE_IDX                                                       5
7302#define regBIF_CFG_DEV2_EPF6_0_RTR_DATA2                                                                0x1595e
7303#define regBIF_CFG_DEV2_EPF6_0_RTR_DATA2_BASE_IDX                                                       5
7304
7305
7306// addressBlock: nbio_nbif0_rcc_ep_dev0_RCCPORTDEC
7307// base address: 0x10131000
7308#define regRCC_EP_DEV0_0_EP_PCIE_SCRATCH                                                                0xc44c
7309#define regRCC_EP_DEV0_0_EP_PCIE_SCRATCH_BASE_IDX                                                       5
7310#define regRCC_EP_DEV0_0_EP_PCIE_CNTL                                                                   0xc44e
7311#define regRCC_EP_DEV0_0_EP_PCIE_CNTL_BASE_IDX                                                          5
7312#define regRCC_EP_DEV0_0_EP_PCIE_INT_CNTL                                                               0xc44f
7313#define regRCC_EP_DEV0_0_EP_PCIE_INT_CNTL_BASE_IDX                                                      5
7314#define regRCC_EP_DEV0_0_EP_PCIE_INT_STATUS                                                             0xc450
7315#define regRCC_EP_DEV0_0_EP_PCIE_INT_STATUS_BASE_IDX                                                    5
7316#define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL2                                                               0xc451
7317#define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL2_BASE_IDX                                                      5
7318#define regRCC_EP_DEV0_0_EP_PCIE_BUS_CNTL                                                               0xc452
7319#define regRCC_EP_DEV0_0_EP_PCIE_BUS_CNTL_BASE_IDX                                                      5
7320#define regRCC_EP_DEV0_0_EP_PCIE_CFG_CNTL                                                               0xc453
7321#define regRCC_EP_DEV0_0_EP_PCIE_CFG_CNTL_BASE_IDX                                                      5
7322#define regRCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL                                                            0xc454
7323#define regRCC_EP_DEV0_0_EP_PCIE_TX_LTR_CNTL_BASE_IDX                                                   5
7324#define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP                                                             0xc457
7325#define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CAP_BASE_IDX                                                    5
7326#define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR                                               0xc458
7327#define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
7328#define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL                                                            0xc458
7329#define regRCC_EP_DEV0_0_EP_PCIE_F0_DPA_CNTL_BASE_IDX                                                   5
7330#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0                                               0xc458
7331#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      5
7332#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1                                               0xc459
7333#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      5
7334#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2                                               0xc459
7335#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      5
7336#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3                                               0xc459
7337#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      5
7338#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4                                               0xc459
7339#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      5
7340#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5                                               0xc45a
7341#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      5
7342#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6                                               0xc45a
7343#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      5
7344#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7                                               0xc45a
7345#define regRCC_EP_DEV0_0_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      5
7346#define regRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL                                                            0xc45c
7347#define regRCC_EP_DEV0_0_EP_PCIE_PME_CONTROL_BASE_IDX                                                   5
7348#define regRCC_EP_DEV0_0_EP_PCIEP_RESERVED                                                              0xc45d
7349#define regRCC_EP_DEV0_0_EP_PCIEP_RESERVED_BASE_IDX                                                     5
7350#define regRCC_EP_DEV0_0_EP_PCIE_TX_CNTL                                                                0xc45f
7351#define regRCC_EP_DEV0_0_EP_PCIE_TX_CNTL_BASE_IDX                                                       5
7352#define regRCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID                                                        0xc460
7353#define regRCC_EP_DEV0_0_EP_PCIE_TX_REQUESTER_ID_BASE_IDX                                               5
7354#define regRCC_EP_DEV0_0_EP_PCIE_ERR_CNTL                                                               0xc461
7355#define regRCC_EP_DEV0_0_EP_PCIE_ERR_CNTL_BASE_IDX                                                      5
7356#define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL                                                                0xc462
7357#define regRCC_EP_DEV0_0_EP_PCIE_RX_CNTL_BASE_IDX                                                       5
7358#define regRCC_EP_DEV0_0_EP_PCIE_LC_SPEED_CNTL                                                          0xc463
7359#define regRCC_EP_DEV0_0_EP_PCIE_LC_SPEED_CNTL_BASE_IDX                                                 5
7360
7361
7362// addressBlock: nbio_nbif0_rcc_dwn_dev0_RCCPORTDEC
7363// base address: 0x10131000
7364#define regRCC_DWN_DEV0_0_DN_PCIE_RESERVED                                                              0xc468
7365#define regRCC_DWN_DEV0_0_DN_PCIE_RESERVED_BASE_IDX                                                     5
7366#define regRCC_DWN_DEV0_0_DN_PCIE_SCRATCH                                                               0xc469
7367#define regRCC_DWN_DEV0_0_DN_PCIE_SCRATCH_BASE_IDX                                                      5
7368#define regRCC_DWN_DEV0_0_DN_PCIE_CNTL                                                                  0xc46b
7369#define regRCC_DWN_DEV0_0_DN_PCIE_CNTL_BASE_IDX                                                         5
7370#define regRCC_DWN_DEV0_0_DN_PCIE_CONFIG_CNTL                                                           0xc46c
7371#define regRCC_DWN_DEV0_0_DN_PCIE_CONFIG_CNTL_BASE_IDX                                                  5
7372#define regRCC_DWN_DEV0_0_DN_PCIE_RX_CNTL2                                                              0xc46d
7373#define regRCC_DWN_DEV0_0_DN_PCIE_RX_CNTL2_BASE_IDX                                                     5
7374#define regRCC_DWN_DEV0_0_DN_PCIE_BUS_CNTL                                                              0xc46e
7375#define regRCC_DWN_DEV0_0_DN_PCIE_BUS_CNTL_BASE_IDX                                                     5
7376#define regRCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL                                                              0xc46f
7377#define regRCC_DWN_DEV0_0_DN_PCIE_CFG_CNTL_BASE_IDX                                                     5
7378
7379
7380// addressBlock: nbio_nbif0_rcc_dwnp_dev0_RCCPORTDEC
7381// base address: 0x10131000
7382#define regRCC_DWNP_DEV0_0_PCIE_ERR_CNTL                                                                0xc475
7383#define regRCC_DWNP_DEV0_0_PCIE_ERR_CNTL_BASE_IDX                                                       5
7384#define regRCC_DWNP_DEV0_0_PCIE_RX_CNTL                                                                 0xc476
7385#define regRCC_DWNP_DEV0_0_PCIE_RX_CNTL_BASE_IDX                                                        5
7386#define regRCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL                                                           0xc477
7387#define regRCC_DWNP_DEV0_0_PCIE_LC_SPEED_CNTL_BASE_IDX                                                  5
7388#define regRCC_DWNP_DEV0_0_PCIE_LC_CNTL2                                                                0xc478
7389#define regRCC_DWNP_DEV0_0_PCIE_LC_CNTL2_BASE_IDX                                                       5
7390#define regRCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP                                                         0xc47a
7391#define regRCC_DWNP_DEV0_0_LTR_MSG_INFO_FROM_EP_BASE_IDX                                                5
7392
7393
7394// addressBlock: nbio_nbif0_rcc_ep_dev1_RCCPORTDEC
7395// base address: 0x10131200
7396#define regRCC_EP_DEV1_EP_PCIE_SCRATCH                                                                  0xc4cc
7397#define regRCC_EP_DEV1_EP_PCIE_SCRATCH_BASE_IDX                                                         5
7398#define regRCC_EP_DEV1_EP_PCIE_CNTL                                                                     0xc4ce
7399#define regRCC_EP_DEV1_EP_PCIE_CNTL_BASE_IDX                                                            5
7400#define regRCC_EP_DEV1_EP_PCIE_INT_CNTL                                                                 0xc4cf
7401#define regRCC_EP_DEV1_EP_PCIE_INT_CNTL_BASE_IDX                                                        5
7402#define regRCC_EP_DEV1_EP_PCIE_INT_STATUS                                                               0xc4d0
7403#define regRCC_EP_DEV1_EP_PCIE_INT_STATUS_BASE_IDX                                                      5
7404#define regRCC_EP_DEV1_EP_PCIE_RX_CNTL2                                                                 0xc4d1
7405#define regRCC_EP_DEV1_EP_PCIE_RX_CNTL2_BASE_IDX                                                        5
7406#define regRCC_EP_DEV1_EP_PCIE_BUS_CNTL                                                                 0xc4d2
7407#define regRCC_EP_DEV1_EP_PCIE_BUS_CNTL_BASE_IDX                                                        5
7408#define regRCC_EP_DEV1_EP_PCIE_CFG_CNTL                                                                 0xc4d3
7409#define regRCC_EP_DEV1_EP_PCIE_CFG_CNTL_BASE_IDX                                                        5
7410#define regRCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL                                                              0xc4d4
7411#define regRCC_EP_DEV1_EP_PCIE_TX_LTR_CNTL_BASE_IDX                                                     5
7412#define regRCC_EP_DEV1_EP_PCIE_F0_DPA_CAP                                                               0xc4d7
7413#define regRCC_EP_DEV1_EP_PCIE_F0_DPA_CAP_BASE_IDX                                                      5
7414#define regRCC_EP_DEV1_EP_PCIE_F0_DPA_LATENCY_INDICATOR                                                 0xc4d8
7415#define regRCC_EP_DEV1_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX                                        5
7416#define regRCC_EP_DEV1_EP_PCIE_F0_DPA_CNTL                                                              0xc4d8
7417#define regRCC_EP_DEV1_EP_PCIE_F0_DPA_CNTL_BASE_IDX                                                     5
7418#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0                                                 0xc4d8
7419#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                        5
7420#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1                                                 0xc4d9
7421#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                        5
7422#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2                                                 0xc4d9
7423#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                        5
7424#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3                                                 0xc4d9
7425#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                        5
7426#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4                                                 0xc4d9
7427#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                        5
7428#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5                                                 0xc4da
7429#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                        5
7430#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6                                                 0xc4da
7431#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                        5
7432#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7                                                 0xc4da
7433#define regRCC_EP_DEV1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                        5
7434#define regRCC_EP_DEV1_EP_PCIE_PME_CONTROL                                                              0xc4dc
7435#define regRCC_EP_DEV1_EP_PCIE_PME_CONTROL_BASE_IDX                                                     5
7436#define regRCC_EP_DEV1_EP_PCIEP_RESERVED                                                                0xc4dd
7437#define regRCC_EP_DEV1_EP_PCIEP_RESERVED_BASE_IDX                                                       5
7438#define regRCC_EP_DEV1_EP_PCIE_TX_CNTL                                                                  0xc4df
7439#define regRCC_EP_DEV1_EP_PCIE_TX_CNTL_BASE_IDX                                                         5
7440#define regRCC_EP_DEV1_EP_PCIE_TX_REQUESTER_ID                                                          0xc4e0
7441#define regRCC_EP_DEV1_EP_PCIE_TX_REQUESTER_ID_BASE_IDX                                                 5
7442#define regRCC_EP_DEV1_EP_PCIE_ERR_CNTL                                                                 0xc4e1
7443#define regRCC_EP_DEV1_EP_PCIE_ERR_CNTL_BASE_IDX                                                        5
7444#define regRCC_EP_DEV1_EP_PCIE_RX_CNTL                                                                  0xc4e2
7445#define regRCC_EP_DEV1_EP_PCIE_RX_CNTL_BASE_IDX                                                         5
7446#define regRCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL                                                            0xc4e3
7447#define regRCC_EP_DEV1_EP_PCIE_LC_SPEED_CNTL_BASE_IDX                                                   5
7448
7449
7450// addressBlock: nbio_nbif0_rcc_dwn_dev1_RCCPORTDEC
7451// base address: 0x10131200
7452#define regRCC_DWN_DEV1_DN_PCIE_RESERVED                                                                0xc4e8
7453#define regRCC_DWN_DEV1_DN_PCIE_RESERVED_BASE_IDX                                                       5
7454#define regRCC_DWN_DEV1_DN_PCIE_SCRATCH                                                                 0xc4e9
7455#define regRCC_DWN_DEV1_DN_PCIE_SCRATCH_BASE_IDX                                                        5
7456#define regRCC_DWN_DEV1_DN_PCIE_CNTL                                                                    0xc4eb
7457#define regRCC_DWN_DEV1_DN_PCIE_CNTL_BASE_IDX                                                           5
7458#define regRCC_DWN_DEV1_DN_PCIE_CONFIG_CNTL                                                             0xc4ec
7459#define regRCC_DWN_DEV1_DN_PCIE_CONFIG_CNTL_BASE_IDX                                                    5
7460#define regRCC_DWN_DEV1_DN_PCIE_RX_CNTL2                                                                0xc4ed
7461#define regRCC_DWN_DEV1_DN_PCIE_RX_CNTL2_BASE_IDX                                                       5
7462#define regRCC_DWN_DEV1_DN_PCIE_BUS_CNTL                                                                0xc4ee
7463#define regRCC_DWN_DEV1_DN_PCIE_BUS_CNTL_BASE_IDX                                                       5
7464#define regRCC_DWN_DEV1_DN_PCIE_CFG_CNTL                                                                0xc4ef
7465#define regRCC_DWN_DEV1_DN_PCIE_CFG_CNTL_BASE_IDX                                                       5
7466
7467
7468// addressBlock: nbio_nbif0_rcc_dwnp_dev1_RCCPORTDEC
7469// base address: 0x10131200
7470#define regRCC_DWNP_DEV1_PCIE_ERR_CNTL                                                                  0xc4f5
7471#define regRCC_DWNP_DEV1_PCIE_ERR_CNTL_BASE_IDX                                                         5
7472#define regRCC_DWNP_DEV1_PCIE_RX_CNTL                                                                   0xc4f6
7473#define regRCC_DWNP_DEV1_PCIE_RX_CNTL_BASE_IDX                                                          5
7474#define regRCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL                                                             0xc4f7
7475#define regRCC_DWNP_DEV1_PCIE_LC_SPEED_CNTL_BASE_IDX                                                    5
7476#define regRCC_DWNP_DEV1_PCIE_LC_CNTL2                                                                  0xc4f8
7477#define regRCC_DWNP_DEV1_PCIE_LC_CNTL2_BASE_IDX                                                         5
7478#define regRCC_DWNP_DEV1_LTR_MSG_INFO_FROM_EP                                                           0xc4fa
7479#define regRCC_DWNP_DEV1_LTR_MSG_INFO_FROM_EP_BASE_IDX                                                  5
7480
7481
7482// addressBlock: nbio_nbif0_rcc_ep_dev2_RCCPORTDEC
7483// base address: 0x10131400
7484#define regRCC_EP_DEV2_EP_PCIE_SCRATCH                                                                  0xc54c
7485#define regRCC_EP_DEV2_EP_PCIE_SCRATCH_BASE_IDX                                                         5
7486#define regRCC_EP_DEV2_EP_PCIE_CNTL                                                                     0xc54e
7487#define regRCC_EP_DEV2_EP_PCIE_CNTL_BASE_IDX                                                            5
7488#define regRCC_EP_DEV2_EP_PCIE_INT_CNTL                                                                 0xc54f
7489#define regRCC_EP_DEV2_EP_PCIE_INT_CNTL_BASE_IDX                                                        5
7490#define regRCC_EP_DEV2_EP_PCIE_INT_STATUS                                                               0xc550
7491#define regRCC_EP_DEV2_EP_PCIE_INT_STATUS_BASE_IDX                                                      5
7492#define regRCC_EP_DEV2_EP_PCIE_RX_CNTL2                                                                 0xc551
7493#define regRCC_EP_DEV2_EP_PCIE_RX_CNTL2_BASE_IDX                                                        5
7494#define regRCC_EP_DEV2_EP_PCIE_BUS_CNTL                                                                 0xc552
7495#define regRCC_EP_DEV2_EP_PCIE_BUS_CNTL_BASE_IDX                                                        5
7496#define regRCC_EP_DEV2_EP_PCIE_CFG_CNTL                                                                 0xc553
7497#define regRCC_EP_DEV2_EP_PCIE_CFG_CNTL_BASE_IDX                                                        5
7498#define regRCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL                                                              0xc554
7499#define regRCC_EP_DEV2_EP_PCIE_TX_LTR_CNTL_BASE_IDX                                                     5
7500#define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CAP                                                               0xc557
7501#define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CAP_BASE_IDX                                                      5
7502#define regRCC_EP_DEV2_EP_PCIE_F0_DPA_LATENCY_INDICATOR                                                 0xc558
7503#define regRCC_EP_DEV2_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX                                        5
7504#define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CNTL                                                              0xc558
7505#define regRCC_EP_DEV2_EP_PCIE_F0_DPA_CNTL_BASE_IDX                                                     5
7506#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0                                                 0xc558
7507#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                        5
7508#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1                                                 0xc559
7509#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                        5
7510#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2                                                 0xc559
7511#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                        5
7512#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3                                                 0xc559
7513#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                        5
7514#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4                                                 0xc559
7515#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                        5
7516#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5                                                 0xc55a
7517#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                        5
7518#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6                                                 0xc55a
7519#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                        5
7520#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7                                                 0xc55a
7521#define regRCC_EP_DEV2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                        5
7522#define regRCC_EP_DEV2_EP_PCIE_PME_CONTROL                                                              0xc55c
7523#define regRCC_EP_DEV2_EP_PCIE_PME_CONTROL_BASE_IDX                                                     5
7524#define regRCC_EP_DEV2_EP_PCIEP_RESERVED                                                                0xc55d
7525#define regRCC_EP_DEV2_EP_PCIEP_RESERVED_BASE_IDX                                                       5
7526#define regRCC_EP_DEV2_EP_PCIE_TX_CNTL                                                                  0xc55f
7527#define regRCC_EP_DEV2_EP_PCIE_TX_CNTL_BASE_IDX                                                         5
7528#define regRCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID                                                          0xc560
7529#define regRCC_EP_DEV2_EP_PCIE_TX_REQUESTER_ID_BASE_IDX                                                 5
7530#define regRCC_EP_DEV2_EP_PCIE_ERR_CNTL                                                                 0xc561
7531#define regRCC_EP_DEV2_EP_PCIE_ERR_CNTL_BASE_IDX                                                        5
7532#define regRCC_EP_DEV2_EP_PCIE_RX_CNTL                                                                  0xc562
7533#define regRCC_EP_DEV2_EP_PCIE_RX_CNTL_BASE_IDX                                                         5
7534#define regRCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL                                                            0xc563
7535#define regRCC_EP_DEV2_EP_PCIE_LC_SPEED_CNTL_BASE_IDX                                                   5
7536
7537
7538// addressBlock: nbio_nbif0_rcc_dwn_dev2_RCCPORTDEC
7539// base address: 0x10131400
7540#define regRCC_DWN_DEV2_DN_PCIE_RESERVED                                                                0xc568
7541#define regRCC_DWN_DEV2_DN_PCIE_RESERVED_BASE_IDX                                                       5
7542#define regRCC_DWN_DEV2_DN_PCIE_SCRATCH                                                                 0xc569
7543#define regRCC_DWN_DEV2_DN_PCIE_SCRATCH_BASE_IDX                                                        5
7544#define regRCC_DWN_DEV2_DN_PCIE_CNTL                                                                    0xc56b
7545#define regRCC_DWN_DEV2_DN_PCIE_CNTL_BASE_IDX                                                           5
7546#define regRCC_DWN_DEV2_DN_PCIE_CONFIG_CNTL                                                             0xc56c
7547#define regRCC_DWN_DEV2_DN_PCIE_CONFIG_CNTL_BASE_IDX                                                    5
7548#define regRCC_DWN_DEV2_DN_PCIE_RX_CNTL2                                                                0xc56d
7549#define regRCC_DWN_DEV2_DN_PCIE_RX_CNTL2_BASE_IDX                                                       5
7550#define regRCC_DWN_DEV2_DN_PCIE_BUS_CNTL                                                                0xc56e
7551#define regRCC_DWN_DEV2_DN_PCIE_BUS_CNTL_BASE_IDX                                                       5
7552#define regRCC_DWN_DEV2_DN_PCIE_CFG_CNTL                                                                0xc56f
7553#define regRCC_DWN_DEV2_DN_PCIE_CFG_CNTL_BASE_IDX                                                       5
7554
7555
7556// addressBlock: nbio_nbif0_rcc_dwnp_dev2_RCCPORTDEC
7557// base address: 0x10131400
7558#define regRCC_DWNP_DEV2_PCIE_ERR_CNTL                                                                  0xc575
7559#define regRCC_DWNP_DEV2_PCIE_ERR_CNTL_BASE_IDX                                                         5
7560#define regRCC_DWNP_DEV2_PCIE_RX_CNTL                                                                   0xc576
7561#define regRCC_DWNP_DEV2_PCIE_RX_CNTL_BASE_IDX                                                          5
7562#define regRCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL                                                             0xc577
7563#define regRCC_DWNP_DEV2_PCIE_LC_SPEED_CNTL_BASE_IDX                                                    5
7564#define regRCC_DWNP_DEV2_PCIE_LC_CNTL2                                                                  0xc578
7565#define regRCC_DWNP_DEV2_PCIE_LC_CNTL2_BASE_IDX                                                         5
7566#define regRCC_DWNP_DEV2_LTR_MSG_INFO_FROM_EP                                                           0xc57a
7567#define regRCC_DWNP_DEV2_LTR_MSG_INFO_FROM_EP_BASE_IDX                                                  5
7568
7569
7570// addressBlock: nbio_nbif0_rcc_strap_rcc_strap_internal
7571// base address: 0x10100000
7572#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP0                                                              0xd000
7573#define regRCC_STRAP0_RCC_DEV0_EPF0_STRAP0_BASE_IDX                                                     5
7574#define regRCC_DEV0_EPF5_STRAP4                                                                         0xd284
7575#define regRCC_DEV0_EPF5_STRAP4_BASE_IDX                                                                5
7576
7577
7578// addressBlock: nbio_nbif0_bif_rst_bif_rst_regblk
7579// base address: 0x10100000
7580#define regHARD_RST_CTRL                                                                                0xe000
7581#define regHARD_RST_CTRL_BASE_IDX                                                                       5
7582#define regSELF_SOFT_RST                                                                                0xe002
7583#define regSELF_SOFT_RST_BASE_IDX                                                                       5
7584#define regBIF_GFX_DRV_VPU_RST                                                                          0xe003
7585#define regBIF_GFX_DRV_VPU_RST_BASE_IDX                                                                 5
7586#define regBIF_RST_MISC_CTRL                                                                            0xe004
7587#define regBIF_RST_MISC_CTRL_BASE_IDX                                                                   5
7588#define regBIF_RST_MISC_CTRL2                                                                           0xe005
7589#define regBIF_RST_MISC_CTRL2_BASE_IDX                                                                  5
7590#define regBIF_RST_MISC_CTRL3                                                                           0xe006
7591#define regBIF_RST_MISC_CTRL3_BASE_IDX                                                                  5
7592#define regDEV0_PF0_FLR_RST_CTRL                                                                        0xe008
7593#define regDEV0_PF0_FLR_RST_CTRL_BASE_IDX                                                               5
7594#define regDEV0_PF1_FLR_RST_CTRL                                                                        0xe009
7595#define regDEV0_PF1_FLR_RST_CTRL_BASE_IDX                                                               5
7596#define regDEV0_PF2_FLR_RST_CTRL                                                                        0xe00a
7597#define regDEV0_PF2_FLR_RST_CTRL_BASE_IDX                                                               5
7598#define regDEV0_PF3_FLR_RST_CTRL                                                                        0xe00b
7599#define regDEV0_PF3_FLR_RST_CTRL_BASE_IDX                                                               5
7600#define regDEV0_PF4_FLR_RST_CTRL                                                                        0xe00c
7601#define regDEV0_PF4_FLR_RST_CTRL_BASE_IDX                                                               5
7602#define regDEV0_PF5_FLR_RST_CTRL                                                                        0xe00d
7603#define regDEV0_PF5_FLR_RST_CTRL_BASE_IDX                                                               5
7604#define regDEV0_PF6_FLR_RST_CTRL                                                                        0xe00e
7605#define regDEV0_PF6_FLR_RST_CTRL_BASE_IDX                                                               5
7606#define regDEV0_PF7_FLR_RST_CTRL                                                                        0xe00f
7607#define regDEV0_PF7_FLR_RST_CTRL_BASE_IDX                                                               5
7608#define regBIF_INST_RESET_INTR_STS                                                                      0xe010
7609#define regBIF_INST_RESET_INTR_STS_BASE_IDX                                                             5
7610#define regBIF_PF_FLR_INTR_STS                                                                          0xe011
7611#define regBIF_PF_FLR_INTR_STS_BASE_IDX                                                                 5
7612#define regBIF_D3HOTD0_INTR_STS                                                                         0xe012
7613#define regBIF_D3HOTD0_INTR_STS_BASE_IDX                                                                5
7614#define regBIF_POWER_INTR_STS                                                                           0xe014
7615#define regBIF_POWER_INTR_STS_BASE_IDX                                                                  5
7616#define regBIF_PF_DSTATE_INTR_STS                                                                       0xe015
7617#define regBIF_PF_DSTATE_INTR_STS_BASE_IDX                                                              5
7618#define regSELF_SOFT_RST_2                                                                              0xe016
7619#define regSELF_SOFT_RST_2_BASE_IDX                                                                     5
7620#define regBIF_INST_RESET_INTR_MASK                                                                     0xe020
7621#define regBIF_INST_RESET_INTR_MASK_BASE_IDX                                                            5
7622#define regBIF_PF_FLR_INTR_MASK                                                                         0xe021
7623#define regBIF_PF_FLR_INTR_MASK_BASE_IDX                                                                5
7624#define regBIF_D3HOTD0_INTR_MASK                                                                        0xe022
7625#define regBIF_D3HOTD0_INTR_MASK_BASE_IDX                                                               5
7626#define regBIF_POWER_INTR_MASK                                                                          0xe024
7627#define regBIF_POWER_INTR_MASK_BASE_IDX                                                                 5
7628#define regBIF_PF_DSTATE_INTR_MASK                                                                      0xe025
7629#define regBIF_PF_DSTATE_INTR_MASK_BASE_IDX                                                             5
7630#define regBIF_PF_FLR_RST                                                                               0xe040
7631#define regBIF_PF_FLR_RST_BASE_IDX                                                                      5
7632#define regBIF_DEV0_PF0_DSTATE_VALUE                                                                    0xe050
7633#define regBIF_DEV0_PF0_DSTATE_VALUE_BASE_IDX                                                           5
7634#define regBIF_DEV0_PF1_DSTATE_VALUE                                                                    0xe051
7635#define regBIF_DEV0_PF1_DSTATE_VALUE_BASE_IDX                                                           5
7636#define regBIF_DEV0_PF2_DSTATE_VALUE                                                                    0xe052
7637#define regBIF_DEV0_PF2_DSTATE_VALUE_BASE_IDX                                                           5
7638#define regBIF_DEV0_PF3_DSTATE_VALUE                                                                    0xe053
7639#define regBIF_DEV0_PF3_DSTATE_VALUE_BASE_IDX                                                           5
7640#define regBIF_DEV0_PF4_DSTATE_VALUE                                                                    0xe054
7641#define regBIF_DEV0_PF4_DSTATE_VALUE_BASE_IDX                                                           5
7642#define regBIF_DEV0_PF5_DSTATE_VALUE                                                                    0xe055
7643#define regBIF_DEV0_PF5_DSTATE_VALUE_BASE_IDX                                                           5
7644#define regBIF_DEV0_PF6_DSTATE_VALUE                                                                    0xe056
7645#define regBIF_DEV0_PF6_DSTATE_VALUE_BASE_IDX                                                           5
7646#define regBIF_DEV0_PF7_DSTATE_VALUE                                                                    0xe057
7647#define regBIF_DEV0_PF7_DSTATE_VALUE_BASE_IDX                                                           5
7648#define regDEV0_PF0_D3HOTD0_RST_CTRL                                                                    0xe078
7649#define regDEV0_PF0_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7650#define regDEV0_PF1_D3HOTD0_RST_CTRL                                                                    0xe079
7651#define regDEV0_PF1_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7652#define regDEV0_PF2_D3HOTD0_RST_CTRL                                                                    0xe07a
7653#define regDEV0_PF2_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7654#define regDEV0_PF3_D3HOTD0_RST_CTRL                                                                    0xe07b
7655#define regDEV0_PF3_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7656#define regDEV0_PF4_D3HOTD0_RST_CTRL                                                                    0xe07c
7657#define regDEV0_PF4_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7658#define regDEV0_PF5_D3HOTD0_RST_CTRL                                                                    0xe07d
7659#define regDEV0_PF5_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7660#define regDEV0_PF6_D3HOTD0_RST_CTRL                                                                    0xe07e
7661#define regDEV0_PF6_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7662#define regDEV0_PF7_D3HOTD0_RST_CTRL                                                                    0xe07f
7663#define regDEV0_PF7_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7664#define regDEV1_PF0_FLR_RST_CTRL                                                                        0xe200
7665#define regDEV1_PF0_FLR_RST_CTRL_BASE_IDX                                                               5
7666#define regDEV1_PF1_FLR_RST_CTRL                                                                        0xe201
7667#define regDEV1_PF1_FLR_RST_CTRL_BASE_IDX                                                               5
7668#define regBIF_DEV1_PF0_DSTATE_VALUE                                                                    0xe208
7669#define regBIF_DEV1_PF0_DSTATE_VALUE_BASE_IDX                                                           5
7670#define regBIF_DEV1_PF1_DSTATE_VALUE                                                                    0xe209
7671#define regBIF_DEV1_PF1_DSTATE_VALUE_BASE_IDX                                                           5
7672#define regDEV1_PF0_D3HOTD0_RST_CTRL                                                                    0xe210
7673#define regDEV1_PF0_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7674#define regDEV1_PF1_D3HOTD0_RST_CTRL                                                                    0xe211
7675#define regDEV1_PF1_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7676#define regDEV2_PF0_FLR_RST_CTRL                                                                        0xe218
7677#define regDEV2_PF0_FLR_RST_CTRL_BASE_IDX                                                               5
7678#define regDEV2_PF1_FLR_RST_CTRL                                                                        0xe219
7679#define regDEV2_PF1_FLR_RST_CTRL_BASE_IDX                                                               5
7680#define regDEV2_PF2_FLR_RST_CTRL                                                                        0xe21a
7681#define regDEV2_PF2_FLR_RST_CTRL_BASE_IDX                                                               5
7682#define regDEV2_PF3_FLR_RST_CTRL                                                                        0xe21b
7683#define regDEV2_PF3_FLR_RST_CTRL_BASE_IDX                                                               5
7684#define regDEV2_PF4_FLR_RST_CTRL                                                                        0xe21c
7685#define regDEV2_PF4_FLR_RST_CTRL_BASE_IDX                                                               5
7686#define regDEV2_PF5_FLR_RST_CTRL                                                                        0xe21d
7687#define regDEV2_PF5_FLR_RST_CTRL_BASE_IDX                                                               5
7688#define regDEV2_PF6_FLR_RST_CTRL                                                                        0xe21e
7689#define regDEV2_PF6_FLR_RST_CTRL_BASE_IDX                                                               5
7690#define regBIF_DEV2_PF0_DSTATE_VALUE                                                                    0xe220
7691#define regBIF_DEV2_PF0_DSTATE_VALUE_BASE_IDX                                                           5
7692#define regBIF_DEV2_PF1_DSTATE_VALUE                                                                    0xe221
7693#define regBIF_DEV2_PF1_DSTATE_VALUE_BASE_IDX                                                           5
7694#define regBIF_DEV2_PF2_DSTATE_VALUE                                                                    0xe222
7695#define regBIF_DEV2_PF2_DSTATE_VALUE_BASE_IDX                                                           5
7696#define regBIF_DEV2_PF3_DSTATE_VALUE                                                                    0xe223
7697#define regBIF_DEV2_PF3_DSTATE_VALUE_BASE_IDX                                                           5
7698#define regBIF_DEV2_PF4_DSTATE_VALUE                                                                    0xe224
7699#define regBIF_DEV2_PF4_DSTATE_VALUE_BASE_IDX                                                           5
7700#define regBIF_DEV2_PF5_DSTATE_VALUE                                                                    0xe225
7701#define regBIF_DEV2_PF5_DSTATE_VALUE_BASE_IDX                                                           5
7702#define regBIF_DEV2_PF6_DSTATE_VALUE                                                                    0xe226
7703#define regBIF_DEV2_PF6_DSTATE_VALUE_BASE_IDX                                                           5
7704#define regDEV2_PF0_D3HOTD0_RST_CTRL                                                                    0xe228
7705#define regDEV2_PF0_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7706#define regDEV2_PF1_D3HOTD0_RST_CTRL                                                                    0xe229
7707#define regDEV2_PF1_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7708#define regDEV2_PF2_D3HOTD0_RST_CTRL                                                                    0xe22a
7709#define regDEV2_PF2_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7710#define regDEV2_PF3_D3HOTD0_RST_CTRL                                                                    0xe22b
7711#define regDEV2_PF3_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7712#define regDEV2_PF4_D3HOTD0_RST_CTRL                                                                    0xe22c
7713#define regDEV2_PF4_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7714#define regDEV2_PF5_D3HOTD0_RST_CTRL                                                                    0xe22d
7715#define regDEV2_PF5_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7716#define regDEV2_PF6_D3HOTD0_RST_CTRL                                                                    0xe22e
7717#define regDEV2_PF6_D3HOTD0_RST_CTRL_BASE_IDX                                                           5
7718#define regBIF_PORT0_DSTATE_VALUE                                                                       0xe230
7719#define regBIF_PORT0_DSTATE_VALUE_BASE_IDX                                                              5
7720#define regBIF_PORT1_DSTATE_VALUE                                                                       0xe231
7721#define regBIF_PORT1_DSTATE_VALUE_BASE_IDX                                                              5
7722#define regBIF_PORT2_DSTATE_VALUE                                                                       0xe232
7723#define regBIF_PORT2_DSTATE_VALUE_BASE_IDX                                                              5
7724
7725
7726// addressBlock: nbio_nbif0_bif_misc_bif_misc_regblk
7727// base address: 0x10100000
7728#define regMISC_SCRATCH                                                                                 0xe800
7729#define regMISC_SCRATCH_BASE_IDX                                                                        5
7730#define regINTR_LINE_POLARITY                                                                           0xe801
7731#define regINTR_LINE_POLARITY_BASE_IDX                                                                  5
7732#define regINTR_LINE_ENABLE                                                                             0xe802
7733#define regINTR_LINE_ENABLE_BASE_IDX                                                                    5
7734#define regOUTSTANDING_VC_ALLOC                                                                         0xe803
7735#define regOUTSTANDING_VC_ALLOC_BASE_IDX                                                                5
7736#define regBIFC_MISC_CTRL0                                                                              0xe804
7737#define regBIFC_MISC_CTRL0_BASE_IDX                                                                     5
7738#define regBIFC_MISC_CTRL1                                                                              0xe805
7739#define regBIFC_MISC_CTRL1_BASE_IDX                                                                     5
7740#define regBIFC_LC_TIMER_CTRL                                                                           0xe807
7741#define regBIFC_LC_TIMER_CTRL_BASE_IDX                                                                  5
7742#define regBIFC_RCCBIH_BME_ERR_LOG0                                                                     0xe808
7743#define regBIFC_RCCBIH_BME_ERR_LOG0_BASE_IDX                                                            5
7744#define regBIFC_RCCBIH_BME_ERR_LOG1                                                                     0xe809
7745#define regBIFC_RCCBIH_BME_ERR_LOG1_BASE_IDX                                                            5
7746#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1                                                            0xe80a
7747#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F0_F1_BASE_IDX                                                   5
7748#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3                                                            0xe80b
7749#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F2_F3_BASE_IDX                                                   5
7750#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5                                                            0xe80c
7751#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F4_F5_BASE_IDX                                                   5
7752#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7                                                            0xe80d
7753#define regBIFC_DMA_ATTR_OVERRIDE_DEV0_F6_F7_BASE_IDX                                                   5
7754#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F0_F1                                                            0xe80e
7755#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F0_F1_BASE_IDX                                                   5
7756#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F2_F3                                                            0xe80f
7757#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F2_F3_BASE_IDX                                                   5
7758#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F4_F5                                                            0xe810
7759#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F4_F5_BASE_IDX                                                   5
7760#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F6_F7                                                            0xe811
7761#define regBIFC_DMA_ATTR_OVERRIDE_DEV1_F6_F7_BASE_IDX                                                   5
7762#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F0_F1                                                            0xe812
7763#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F0_F1_BASE_IDX                                                   5
7764#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F2_F3                                                            0xe813
7765#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F2_F3_BASE_IDX                                                   5
7766#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F4_F5                                                            0xe814
7767#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F4_F5_BASE_IDX                                                   5
7768#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F6_F7                                                            0xe815
7769#define regBIFC_DMA_ATTR_OVERRIDE_DEV2_F6_F7_BASE_IDX                                                   5
7770#define regBIFC_DMA_ATTR_CNTL2_DEV0                                                                     0xe81a
7771#define regBIFC_DMA_ATTR_CNTL2_DEV0_BASE_IDX                                                            5
7772#define regBIFC_DMA_ATTR_CNTL2_DEV1                                                                     0xe81b
7773#define regBIFC_DMA_ATTR_CNTL2_DEV1_BASE_IDX                                                            5
7774#define regBIFC_DMA_ATTR_CNTL2_DEV2                                                                     0xe81c
7775#define regBIFC_DMA_ATTR_CNTL2_DEV2_BASE_IDX                                                            5
7776#define regBIFC_MISC_CTRL2                                                                              0xe822
7777#define regBIFC_MISC_CTRL2_BASE_IDX                                                                     5
7778#define regBME_DUMMY_CNTL_0                                                                             0xe825
7779#define regBME_DUMMY_CNTL_0_BASE_IDX                                                                    5
7780#define regBME_DUMMY_CNTL_1                                                                             0xe826
7781#define regBME_DUMMY_CNTL_1_BASE_IDX                                                                    5
7782#define regBIFC_THT_CNTL                                                                                0xe827
7783#define regBIFC_THT_CNTL_BASE_IDX                                                                       5
7784#define regBIFC_HSTARB_CNTL                                                                             0xe828
7785#define regBIFC_HSTARB_CNTL_BASE_IDX                                                                    5
7786#define regBIFC_GSI_CNTL                                                                                0xe829
7787#define regBIFC_GSI_CNTL_BASE_IDX                                                                       5
7788#define regBIFC_PCIEFUNC_CNTL                                                                           0xe82a
7789#define regBIFC_PCIEFUNC_CNTL_BASE_IDX                                                                  5
7790#define regBIFC_PASID_CHECK_DIS                                                                         0xe82b
7791#define regBIFC_PASID_CHECK_DIS_BASE_IDX                                                                5
7792#define regBIFC_SDP_CNTL_0                                                                              0xe82c
7793#define regBIFC_SDP_CNTL_0_BASE_IDX                                                                     5
7794#define regBIFC_SDP_CNTL_1                                                                              0xe82d
7795#define regBIFC_SDP_CNTL_1_BASE_IDX                                                                     5
7796#define regBIFC_PASID_STS                                                                               0xe82e
7797#define regBIFC_PASID_STS_BASE_IDX                                                                      5
7798#define regBIFC_ATHUB_ACT_CNTL                                                                          0xe82f
7799#define regBIFC_ATHUB_ACT_CNTL_BASE_IDX                                                                 5
7800#define regBIFC_PERF_CNTL_0                                                                             0xe830
7801#define regBIFC_PERF_CNTL_0_BASE_IDX                                                                    5
7802#define regBIFC_PERF_CNTL_1                                                                             0xe831
7803#define regBIFC_PERF_CNTL_1_BASE_IDX                                                                    5
7804#define regBIFC_PERF_CNT_MMIO_RD_L32BIT                                                                 0xe832
7805#define regBIFC_PERF_CNT_MMIO_RD_L32BIT_BASE_IDX                                                        5
7806#define regBIFC_PERF_CNT_MMIO_WR_L32BIT                                                                 0xe833
7807#define regBIFC_PERF_CNT_MMIO_WR_L32BIT_BASE_IDX                                                        5
7808#define regBIFC_PERF_CNT_DMA_RD_L32BIT                                                                  0xe834
7809#define regBIFC_PERF_CNT_DMA_RD_L32BIT_BASE_IDX                                                         5
7810#define regBIFC_PERF_CNT_DMA_WR_L32BIT                                                                  0xe835
7811#define regBIFC_PERF_CNT_DMA_WR_L32BIT_BASE_IDX                                                         5
7812#define regNBIF_REGIF_ERRSET_CTRL                                                                       0xe836
7813#define regNBIF_REGIF_ERRSET_CTRL_BASE_IDX                                                              5
7814#define regBIFC_SDP_CNTL_2                                                                              0xe837
7815#define regBIFC_SDP_CNTL_2_BASE_IDX                                                                     5
7816#define regNBIF_PGMST_CTRL                                                                              0xe838
7817#define regNBIF_PGMST_CTRL_BASE_IDX                                                                     5
7818#define regNBIF_PGSLV_CTRL                                                                              0xe839
7819#define regNBIF_PGSLV_CTRL_BASE_IDX                                                                     5
7820#define regNBIF_PG_MISC_CTRL                                                                            0xe83a
7821#define regNBIF_PG_MISC_CTRL_BASE_IDX                                                                   5
7822#define regNBIF_HST_MISC_CTRL                                                                           0xe83b
7823#define regNBIF_HST_MISC_CTRL_BASE_IDX                                                                  5
7824#define regSMN_MST_EP_CNTL3                                                                             0xe83c
7825#define regSMN_MST_EP_CNTL3_BASE_IDX                                                                    5
7826#define regSMN_MST_EP_CNTL4                                                                             0xe83d
7827#define regSMN_MST_EP_CNTL4_BASE_IDX                                                                    5
7828#define regSMN_MST_CNTL1                                                                                0xe83e
7829#define regSMN_MST_CNTL1_BASE_IDX                                                                       5
7830#define regSMN_MST_EP_CNTL5                                                                             0xe83f
7831#define regSMN_MST_EP_CNTL5_BASE_IDX                                                                    5
7832#define regBIF_SELFRING_BUFFER_VID                                                                      0xe840
7833#define regBIF_SELFRING_BUFFER_VID_BASE_IDX                                                             5
7834#define regBIF_SELFRING_VECTOR_CNTL                                                                     0xe841
7835#define regBIF_SELFRING_VECTOR_CNTL_BASE_IDX                                                            5
7836#define regNBIF_INTX_DSTATE_MISC_CNTL                                                                   0xe846
7837#define regNBIF_INTX_DSTATE_MISC_CNTL_BASE_IDX                                                          5
7838#define regNBIF_PENDING_MISC_CNTL                                                                       0xe847
7839#define regNBIF_PENDING_MISC_CNTL_BASE_IDX                                                              5
7840#define regBIF_GMI_WRR_WEIGHT                                                                           0xe848
7841#define regBIF_GMI_WRR_WEIGHT_BASE_IDX                                                                  5
7842#define regBIF_GMI_WRR_WEIGHT2                                                                          0xe849
7843#define regBIF_GMI_WRR_WEIGHT2_BASE_IDX                                                                 5
7844#define regBIF_GMI_WRR_WEIGHT3                                                                          0xe84a
7845#define regBIF_GMI_WRR_WEIGHT3_BASE_IDX                                                                 5
7846#define regNBIF_PWRBRK_REQUEST                                                                          0xe84c
7847#define regNBIF_PWRBRK_REQUEST_BASE_IDX                                                                 5
7848#define regBIF_DMA_MP4_ERR_LOG                                                                          0xe870
7849#define regBIF_PASID_ERR_LOG                                                                            0xe871
7850#define regBIF_PASID_ERR_CLR                                                                            0xe872
7851#define regBIF_PASID_ERR_CLR_BASE_IDX                                                                   5
7852#define regOBFF_EMU_CFG                                                                                 0xe874
7853#define regOBFF_EMU_CFG_BASE_IDX                                                                        5
7854#define regEP0_INTR_URGENT_CAP                                                                          0xe875
7855#define regEP0_INTR_URGENT_CAP_BASE_IDX                                                                 5
7856#define regEP1_INTR_URGENT_CAP                                                                          0xe876
7857#define regEP1_INTR_URGENT_CAP_BASE_IDX                                                                 5
7858#define regEP2_INTR_URGENT_CAP                                                                          0xe877
7859#define regEP2_INTR_URGENT_CAP_BASE_IDX                                                                 5
7860#define regEP_PEND_BLOCK_MSK                                                                            0xe87c
7861#define regEP_PEND_BLOCK_MSK_BASE_IDX                                                                   5
7862#define regNBIF_VWIRE_CTRL                                                                              0xe880
7863#define regNBIF_VWIRE_CTRL_BASE_IDX                                                                     5
7864#define regNBIF_MGCG_CTRL_LCLK                                                                          0xe887
7865#define regNBIF_MGCG_CTRL_LCLK_BASE_IDX                                                                 5
7866#define regNBIF_DS_CTRL_LCLK                                                                            0xe888
7867#define regNBIF_DS_CTRL_LCLK_BASE_IDX                                                                   5
7868#define regSMN_MST_CNTL0                                                                                0xe889
7869#define regSMN_MST_CNTL0_BASE_IDX                                                                       5
7870#define regSMN_MST_EP_CNTL1                                                                             0xe88a
7871#define regSMN_MST_EP_CNTL1_BASE_IDX                                                                    5
7872#define regSMN_MST_EP_CNTL2                                                                             0xe88b
7873#define regSMN_MST_EP_CNTL2_BASE_IDX                                                                    5
7874#define regNBIF_SDP_VWR_VCHG_DIS_CTRL                                                                   0xe88c
7875#define regNBIF_SDP_VWR_VCHG_DIS_CTRL_BASE_IDX                                                          5
7876#define regNBIF_SDP_VWR_VCHG_RST_CTRL0                                                                  0xe88d
7877#define regNBIF_SDP_VWR_VCHG_RST_CTRL0_BASE_IDX                                                         5
7878#define regNBIF_SDP_VWR_VCHG_RST_CTRL1                                                                  0xe88e
7879#define regNBIF_SDP_VWR_VCHG_RST_CTRL1_BASE_IDX                                                         5
7880#define regNBIF_SDP_VWR_VCHG_TRIG                                                                       0xe88f
7881#define regNBIF_SDP_VWR_VCHG_TRIG_BASE_IDX                                                              5
7882#define regNBIF_SHUB_TODET_CTRL                                                                         0xe898
7883#define regNBIF_SHUB_TODET_CTRL_BASE_IDX                                                                5
7884#define regNBIF_SHUB_TODET_CLIENT_CTRL                                                                  0xe899
7885#define regNBIF_SHUB_TODET_CLIENT_CTRL_BASE_IDX                                                         5
7886#define regNBIF_SHUB_TODET_CLIENT_STATUS                                                                0xe89a
7887#define regNBIF_SHUB_TODET_CLIENT_STATUS_BASE_IDX                                                       5
7888#define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL                                                               0xe89b
7889#define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL_BASE_IDX                                                      5
7890#define regNBIF_SHUB_TODET_CLIENT_CTRL2                                                                 0xe89c
7891#define regNBIF_SHUB_TODET_CLIENT_CTRL2_BASE_IDX                                                        5
7892#define regNBIF_SHUB_TODET_CLIENT_STATUS2                                                               0xe89d
7893#define regNBIF_SHUB_TODET_CLIENT_STATUS2_BASE_IDX                                                      5
7894#define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL2                                                              0xe89e
7895#define regNBIF_SHUB_TODET_SYNCFLOOD_CTRL2_BASE_IDX                                                     5
7896#define regBIFC_HRP_SDP_WRRSP_POOLCRED_ALLOC                                                            0xe8c0
7897#define regBIFC_HRP_SDP_WRRSP_POOLCRED_ALLOC_BASE_IDX                                                   5
7898#define regBIFC_HRP_SDP_RDRSP_POOLCRED_ALLOC                                                            0xe8c1
7899#define regBIFC_HRP_SDP_RDRSP_POOLCRED_ALLOC_BASE_IDX                                                   5
7900#define regBIFC_GMI_SDP_REQ_POOLCRED_ALLOC                                                              0xe8c2
7901#define regBIFC_GMI_SDP_REQ_POOLCRED_ALLOC_BASE_IDX                                                     5
7902#define regBIFC_GMI_SDP_DAT_POOLCRED_ALLOC                                                              0xe8c3
7903#define regBIFC_GMI_SDP_DAT_POOLCRED_ALLOC_BASE_IDX                                                     5
7904#define regBIFC_GMI_SST_RDRSP_POOLCRED_ALLOC                                                            0xe8c4
7905#define regBIFC_GMI_SST_RDRSP_POOLCRED_ALLOC_BASE_IDX                                                   5
7906#define regBIFC_GMI_SST_WRRSP_POOLCRED_ALLOC                                                            0xe8c5
7907#define regBIFC_GMI_SST_WRRSP_POOLCRED_ALLOC_BASE_IDX                                                   5
7908#define regDISCON_HYSTERESIS_HEAD_CTRL                                                                  0xe8c6
7909#define regDISCON_HYSTERESIS_HEAD_CTRL_BASE_IDX                                                         5
7910#define regBIFC_Z10_CTRL0                                                                               0xe8c9
7911#define regBIFC_Z10_CTRL0_BASE_IDX                                                                      5
7912#define regBIFC_Z10_CTRL1                                                                               0xe8ca
7913#define regBIFC_Z10_CTRL1_BASE_IDX                                                                      5
7914#define regBIFC_Z10_STATUS                                                                              0xe8cb
7915#define regBIFC_Z10_STATUS_BASE_IDX                                                                     5
7916#define regBIFC_PCIE_BDF_CNTL0                                                                          0xe8d0
7917#define regBIFC_PCIE_BDF_CNTL0_BASE_IDX                                                                 5
7918#define regBIFC_PCIE_BDF_CNTL1                                                                          0xe8d1
7919#define regBIFC_PCIE_BDF_CNTL1_BASE_IDX                                                                 5
7920#define regBIFC_EARLY_WAKEUP_CNTL                                                                       0xe8d2
7921#define regBIFC_EARLY_WAKEUP_CNTL_BASE_IDX                                                              5
7922#define regBIFC_PERF_CNT_MMIO_RD_H16BIT                                                                 0xe8f0
7923#define regBIFC_PERF_CNT_MMIO_RD_H16BIT_BASE_IDX                                                        5
7924#define regBIFC_PERF_CNT_MMIO_WR_H16BIT                                                                 0xe8f1
7925#define regBIFC_PERF_CNT_MMIO_WR_H16BIT_BASE_IDX                                                        5
7926#define regBIFC_PERF_CNT_DMA_RD_H16BIT                                                                  0xe8f2
7927#define regBIFC_PERF_CNT_DMA_RD_H16BIT_BASE_IDX                                                         5
7928#define regBIFC_PERF_CNT_DMA_WR_H16BIT                                                                  0xe8f3
7929#define regBIFC_PERF_CNT_DMA_WR_H16BIT_BASE_IDX                                                         5
7930#define regNBIF_PERF_COM_COUNT_ENABLE                                                                   0xe8f4
7931#define regNBIF_PERF_COM_COUNT_ENABLE_BASE_IDX                                                          5
7932#define regNBIF_BX_PERF_CNT_FSM                                                                         0xe8ff
7933#define regNBIF_BX_PERF_CNT_FSM_BASE_IDX                                                                5
7934#define regNBIF_COM_COUNT_VALUE                                                                         0xe97a
7935#define regNBIF_COM_COUNT_VALUE_BASE_IDX                                                                5
7936
7937
7938// addressBlock: nbio_nbif0_nbif_sion_SIONDEC
7939// base address: 0x10100000
7940#define regSION_CL0_RdRsp_BurstTarget_REG0                                                              0xe900
7941#define regSION_CL0_RdRsp_BurstTarget_REG0_BASE_IDX                                                     5
7942#define regSION_CL0_RdRsp_BurstTarget_REG1                                                              0xe901
7943#define regSION_CL0_RdRsp_BurstTarget_REG1_BASE_IDX                                                     5
7944#define regSION_CL0_RdRsp_TimeSlot_REG0                                                                 0xe902
7945#define regSION_CL0_RdRsp_TimeSlot_REG0_BASE_IDX                                                        5
7946#define regSION_CL0_RdRsp_TimeSlot_REG1                                                                 0xe903
7947#define regSION_CL0_RdRsp_TimeSlot_REG1_BASE_IDX                                                        5
7948#define regSION_CL0_WrRsp_BurstTarget_REG0                                                              0xe904
7949#define regSION_CL0_WrRsp_BurstTarget_REG0_BASE_IDX                                                     5
7950#define regSION_CL0_WrRsp_BurstTarget_REG1                                                              0xe905
7951#define regSION_CL0_WrRsp_BurstTarget_REG1_BASE_IDX                                                     5
7952#define regSION_CL0_WrRsp_TimeSlot_REG0                                                                 0xe906
7953#define regSION_CL0_WrRsp_TimeSlot_REG0_BASE_IDX                                                        5
7954#define regSION_CL0_WrRsp_TimeSlot_REG1                                                                 0xe907
7955#define regSION_CL0_WrRsp_TimeSlot_REG1_BASE_IDX                                                        5
7956#define regSION_CL0_Req_BurstTarget_REG0                                                                0xe908
7957#define regSION_CL0_Req_BurstTarget_REG0_BASE_IDX                                                       5
7958#define regSION_CL0_Req_BurstTarget_REG1                                                                0xe909
7959#define regSION_CL0_Req_BurstTarget_REG1_BASE_IDX                                                       5
7960#define regSION_CL0_Req_TimeSlot_REG0                                                                   0xe90a
7961#define regSION_CL0_Req_TimeSlot_REG0_BASE_IDX                                                          5
7962#define regSION_CL0_Req_TimeSlot_REG1                                                                   0xe90b
7963#define regSION_CL0_Req_TimeSlot_REG1_BASE_IDX                                                          5
7964#define regSION_CL0_ReqPoolCredit_Alloc_REG0                                                            0xe90c
7965#define regSION_CL0_ReqPoolCredit_Alloc_REG0_BASE_IDX                                                   5
7966#define regSION_CL0_ReqPoolCredit_Alloc_REG1                                                            0xe90d
7967#define regSION_CL0_ReqPoolCredit_Alloc_REG1_BASE_IDX                                                   5
7968#define regSION_CL0_DataPoolCredit_Alloc_REG0                                                           0xe90e
7969#define regSION_CL0_DataPoolCredit_Alloc_REG0_BASE_IDX                                                  5
7970#define regSION_CL0_DataPoolCredit_Alloc_REG1                                                           0xe90f
7971#define regSION_CL0_DataPoolCredit_Alloc_REG1_BASE_IDX                                                  5
7972#define regSION_CL0_RdRspPoolCredit_Alloc_REG0                                                          0xe910
7973#define regSION_CL0_RdRspPoolCredit_Alloc_REG0_BASE_IDX                                                 5
7974#define regSION_CL0_RdRspPoolCredit_Alloc_REG1                                                          0xe911
7975#define regSION_CL0_RdRspPoolCredit_Alloc_REG1_BASE_IDX                                                 5
7976#define regSION_CL0_WrRspPoolCredit_Alloc_REG0                                                          0xe912
7977#define regSION_CL0_WrRspPoolCredit_Alloc_REG0_BASE_IDX                                                 5
7978#define regSION_CL0_WrRspPoolCredit_Alloc_REG1                                                          0xe913
7979#define regSION_CL0_WrRspPoolCredit_Alloc_REG1_BASE_IDX                                                 5
7980#define regSION_CL1_RdRsp_BurstTarget_REG0                                                              0xe914
7981#define regSION_CL1_RdRsp_BurstTarget_REG0_BASE_IDX                                                     5
7982#define regSION_CL1_RdRsp_BurstTarget_REG1                                                              0xe915
7983#define regSION_CL1_RdRsp_BurstTarget_REG1_BASE_IDX                                                     5
7984#define regSION_CL1_RdRsp_TimeSlot_REG0                                                                 0xe916
7985#define regSION_CL1_RdRsp_TimeSlot_REG0_BASE_IDX                                                        5
7986#define regSION_CL1_RdRsp_TimeSlot_REG1                                                                 0xe917
7987#define regSION_CL1_RdRsp_TimeSlot_REG1_BASE_IDX                                                        5
7988#define regSION_CL1_WrRsp_BurstTarget_REG0                                                              0xe918
7989#define regSION_CL1_WrRsp_BurstTarget_REG0_BASE_IDX                                                     5
7990#define regSION_CL1_WrRsp_BurstTarget_REG1                                                              0xe919
7991#define regSION_CL1_WrRsp_BurstTarget_REG1_BASE_IDX                                                     5
7992#define regSION_CL1_WrRsp_TimeSlot_REG0                                                                 0xe91a
7993#define regSION_CL1_WrRsp_TimeSlot_REG0_BASE_IDX                                                        5
7994#define regSION_CL1_WrRsp_TimeSlot_REG1                                                                 0xe91b
7995#define regSION_CL1_WrRsp_TimeSlot_REG1_BASE_IDX                                                        5
7996#define regSION_CL1_Req_BurstTarget_REG0                                                                0xe91c
7997#define regSION_CL1_Req_BurstTarget_REG0_BASE_IDX                                                       5
7998#define regSION_CL1_Req_BurstTarget_REG1                                                                0xe91d
7999#define regSION_CL1_Req_BurstTarget_REG1_BASE_IDX                                                       5
8000#define regSION_CL1_Req_TimeSlot_REG0                                                                   0xe91e
8001#define regSION_CL1_Req_TimeSlot_REG0_BASE_IDX                                                          5
8002#define regSION_CL1_Req_TimeSlot_REG1                                                                   0xe91f
8003#define regSION_CL1_Req_TimeSlot_REG1_BASE_IDX                                                          5
8004#define regSION_CL1_ReqPoolCredit_Alloc_REG0                                                            0xe920
8005#define regSION_CL1_ReqPoolCredit_Alloc_REG0_BASE_IDX                                                   5
8006#define regSION_CL1_ReqPoolCredit_Alloc_REG1                                                            0xe921
8007#define regSION_CL1_ReqPoolCredit_Alloc_REG1_BASE_IDX                                                   5
8008#define regSION_CL1_DataPoolCredit_Alloc_REG0                                                           0xe922
8009#define regSION_CL1_DataPoolCredit_Alloc_REG0_BASE_IDX                                                  5
8010#define regSION_CL1_DataPoolCredit_Alloc_REG1                                                           0xe923
8011#define regSION_CL1_DataPoolCredit_Alloc_REG1_BASE_IDX                                                  5
8012#define regSION_CL1_RdRspPoolCredit_Alloc_REG0                                                          0xe924
8013#define regSION_CL1_RdRspPoolCredit_Alloc_REG0_BASE_IDX                                                 5
8014#define regSION_CL1_RdRspPoolCredit_Alloc_REG1                                                          0xe925
8015#define regSION_CL1_RdRspPoolCredit_Alloc_REG1_BASE_IDX                                                 5
8016#define regSION_CL1_WrRspPoolCredit_Alloc_REG0                                                          0xe926
8017#define regSION_CL1_WrRspPoolCredit_Alloc_REG0_BASE_IDX                                                 5
8018#define regSION_CL1_WrRspPoolCredit_Alloc_REG1                                                          0xe927
8019#define regSION_CL1_WrRspPoolCredit_Alloc_REG1_BASE_IDX                                                 5
8020#define regSION_CL2_RdRsp_BurstTarget_REG0                                                              0xe928
8021#define regSION_CL2_RdRsp_BurstTarget_REG0_BASE_IDX                                                     5
8022#define regSION_CL2_RdRsp_BurstTarget_REG1                                                              0xe929
8023#define regSION_CL2_RdRsp_BurstTarget_REG1_BASE_IDX                                                     5
8024#define regSION_CL2_RdRsp_TimeSlot_REG0                                                                 0xe92a
8025#define regSION_CL2_RdRsp_TimeSlot_REG0_BASE_IDX                                                        5
8026#define regSION_CL2_RdRsp_TimeSlot_REG1                                                                 0xe92b
8027#define regSION_CL2_RdRsp_TimeSlot_REG1_BASE_IDX                                                        5
8028#define regSION_CL2_WrRsp_BurstTarget_REG0                                                              0xe92c
8029#define regSION_CL2_WrRsp_BurstTarget_REG0_BASE_IDX                                                     5
8030#define regSION_CL2_WrRsp_BurstTarget_REG1                                                              0xe92d
8031#define regSION_CL2_WrRsp_BurstTarget_REG1_BASE_IDX                                                     5
8032#define regSION_CL2_WrRsp_TimeSlot_REG0                                                                 0xe92e
8033#define regSION_CL2_WrRsp_TimeSlot_REG0_BASE_IDX                                                        5
8034#define regSION_CL2_WrRsp_TimeSlot_REG1                                                                 0xe92f
8035#define regSION_CL2_WrRsp_TimeSlot_REG1_BASE_IDX                                                        5
8036#define regSION_CL2_Req_BurstTarget_REG0                                                                0xe930
8037#define regSION_CL2_Req_BurstTarget_REG0_BASE_IDX                                                       5
8038#define regSION_CL2_Req_BurstTarget_REG1                                                                0xe931
8039#define regSION_CL2_Req_BurstTarget_REG1_BASE_IDX                                                       5
8040#define regSION_CL2_Req_TimeSlot_REG0                                                                   0xe932
8041#define regSION_CL2_Req_TimeSlot_REG0_BASE_IDX                                                          5
8042#define regSION_CL2_Req_TimeSlot_REG1                                                                   0xe933
8043#define regSION_CL2_Req_TimeSlot_REG1_BASE_IDX                                                          5
8044#define regSION_CL2_ReqPoolCredit_Alloc_REG0                                                            0xe934
8045#define regSION_CL2_ReqPoolCredit_Alloc_REG0_BASE_IDX                                                   5
8046#define regSION_CL2_ReqPoolCredit_Alloc_REG1                                                            0xe935
8047#define regSION_CL2_ReqPoolCredit_Alloc_REG1_BASE_IDX                                                   5
8048#define regSION_CL2_DataPoolCredit_Alloc_REG0                                                           0xe936
8049#define regSION_CL2_DataPoolCredit_Alloc_REG0_BASE_IDX                                                  5
8050#define regSION_CL2_DataPoolCredit_Alloc_REG1                                                           0xe937
8051#define regSION_CL2_DataPoolCredit_Alloc_REG1_BASE_IDX                                                  5
8052#define regSION_CL2_RdRspPoolCredit_Alloc_REG0                                                          0xe938
8053#define regSION_CL2_RdRspPoolCredit_Alloc_REG0_BASE_IDX                                                 5
8054#define regSION_CL2_RdRspPoolCredit_Alloc_REG1                                                          0xe939
8055#define regSION_CL2_RdRspPoolCredit_Alloc_REG1_BASE_IDX                                                 5
8056#define regSION_CL2_WrRspPoolCredit_Alloc_REG0                                                          0xe93a
8057#define regSION_CL2_WrRspPoolCredit_Alloc_REG0_BASE_IDX                                                 5
8058#define regSION_CL2_WrRspPoolCredit_Alloc_REG1                                                          0xe93b
8059#define regSION_CL2_WrRspPoolCredit_Alloc_REG1_BASE_IDX                                                 5
8060#define regSION_CNTL_REG0                                                                               0xe93c
8061#define regSION_CNTL_REG0_BASE_IDX                                                                      5
8062#define regSION_CNTL_REG1                                                                               0xe93d
8063#define regSION_CNTL_REG1_BASE_IDX                                                                      5
8064
8065
8066// addressBlock: nbio_nbif0_bif_ras_bif_ras_regblk
8067// base address: 0x10100000
8068#define regBIFL_RAS_CENTRAL_CNTL                                                                        0xe400
8069#define regBIFL_RAS_CENTRAL_CNTL_BASE_IDX                                                               5
8070#define regBIFL_RAS_CENTRAL_STATUS                                                                      0xe410
8071#define regBIFL_RAS_CENTRAL_STATUS_BASE_IDX                                                             5
8072#define regBIFL_RAS_LEAF0_CTRL                                                                          0xe420
8073#define regBIFL_RAS_LEAF0_CTRL_BASE_IDX                                                                 5
8074#define regBIFL_RAS_LEAF1_CTRL                                                                          0xe421
8075#define regBIFL_RAS_LEAF1_CTRL_BASE_IDX                                                                 5
8076#define regBIFL_RAS_LEAF2_CTRL                                                                          0xe422
8077#define regBIFL_RAS_LEAF2_CTRL_BASE_IDX                                                                 5
8078#define regBIFL_RAS_LEAF0_STATUS                                                                        0xe430
8079#define regBIFL_RAS_LEAF0_STATUS_BASE_IDX                                                               5
8080#define regBIFL_RAS_LEAF1_STATUS                                                                        0xe431
8081#define regBIFL_RAS_LEAF1_STATUS_BASE_IDX                                                               5
8082#define regBIFL_RAS_LEAF2_STATUS                                                                        0xe432
8083#define regBIFL_RAS_LEAF2_STATUS_BASE_IDX                                                               5
8084#define regBIFL_IOHUB_RAS_IH_CNTL                                                                       0xe7fe
8085#define regBIFL_IOHUB_RAS_IH_CNTL_BASE_IDX                                                              5
8086#define regBIFL_RAS_VWR_FROM_IOHUB                                                                      0xe7ff
8087#define regBIFL_RAS_VWR_FROM_IOHUB_BASE_IDX                                                             5
8088
8089
8090// addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1
8091// base address: 0x10120000
8092#define regRCC_DWN_DEV0_1_DN_PCIE_RESERVED                                                              0x8d70
8093#define regRCC_DWN_DEV0_1_DN_PCIE_RESERVED_BASE_IDX                                                     5
8094#define regRCC_DWN_DEV0_1_DN_PCIE_SCRATCH                                                               0x8d71
8095#define regRCC_DWN_DEV0_1_DN_PCIE_SCRATCH_BASE_IDX                                                      5
8096#define regRCC_DWN_DEV0_1_DN_PCIE_CNTL                                                                  0x8d73
8097#define regRCC_DWN_DEV0_1_DN_PCIE_CNTL_BASE_IDX                                                         5
8098#define regRCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL                                                           0x8d74
8099#define regRCC_DWN_DEV0_1_DN_PCIE_CONFIG_CNTL_BASE_IDX                                                  5
8100#define regRCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2                                                              0x8d75
8101#define regRCC_DWN_DEV0_1_DN_PCIE_RX_CNTL2_BASE_IDX                                                     5
8102#define regRCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL                                                              0x8d76
8103#define regRCC_DWN_DEV0_1_DN_PCIE_BUS_CNTL_BASE_IDX                                                     5
8104#define regRCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL                                                              0x8d77
8105#define regRCC_DWN_DEV0_1_DN_PCIE_CFG_CNTL_BASE_IDX                                                     5
8106
8107
8108// addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1
8109// base address: 0x10120000
8110#define regRCC_DWNP_DEV0_1_PCIE_ERR_CNTL                                                                0x8d7c
8111#define regRCC_DWNP_DEV0_1_PCIE_ERR_CNTL_BASE_IDX                                                       5
8112#define regRCC_DWNP_DEV0_1_PCIE_RX_CNTL                                                                 0x8d7d
8113#define regRCC_DWNP_DEV0_1_PCIE_RX_CNTL_BASE_IDX                                                        5
8114#define regRCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL                                                           0x8d7e
8115#define regRCC_DWNP_DEV0_1_PCIE_LC_SPEED_CNTL_BASE_IDX                                                  5
8116#define regRCC_DWNP_DEV0_1_PCIE_LC_CNTL2                                                                0x8d7f
8117#define regRCC_DWNP_DEV0_1_PCIE_LC_CNTL2_BASE_IDX                                                       5
8118#define regRCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP                                                         0x8d81
8119#define regRCC_DWNP_DEV0_1_LTR_MSG_INFO_FROM_EP_BASE_IDX                                                5
8120
8121
8122// addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1
8123// base address: 0x10120000
8124#define regRCC_EP_DEV0_1_EP_PCIE_SCRATCH                                                                0x8d56
8125#define regRCC_EP_DEV0_1_EP_PCIE_SCRATCH_BASE_IDX                                                       5
8126#define regRCC_EP_DEV0_1_EP_PCIE_CNTL                                                                   0x8d58
8127#define regRCC_EP_DEV0_1_EP_PCIE_CNTL_BASE_IDX                                                          5
8128#define regRCC_EP_DEV0_1_EP_PCIE_INT_CNTL                                                               0x8d59
8129#define regRCC_EP_DEV0_1_EP_PCIE_INT_CNTL_BASE_IDX                                                      5
8130#define regRCC_EP_DEV0_1_EP_PCIE_INT_STATUS                                                             0x8d5a
8131#define regRCC_EP_DEV0_1_EP_PCIE_INT_STATUS_BASE_IDX                                                    5
8132#define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL2                                                               0x8d5b
8133#define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL2_BASE_IDX                                                      5
8134#define regRCC_EP_DEV0_1_EP_PCIE_BUS_CNTL                                                               0x8d5c
8135#define regRCC_EP_DEV0_1_EP_PCIE_BUS_CNTL_BASE_IDX                                                      5
8136#define regRCC_EP_DEV0_1_EP_PCIE_CFG_CNTL                                                               0x8d5d
8137#define regRCC_EP_DEV0_1_EP_PCIE_CFG_CNTL_BASE_IDX                                                      5
8138#define regRCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL                                                            0x8d5f
8139#define regRCC_EP_DEV0_1_EP_PCIE_TX_LTR_CNTL_BASE_IDX                                                   5
8140#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0                                               0x8d60
8141#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      5
8142#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1                                               0x8d60
8143#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      5
8144#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2                                               0x8d60
8145#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      5
8146#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3                                               0x8d60
8147#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      5
8148#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4                                               0x8d61
8149#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      5
8150#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5                                               0x8d61
8151#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      5
8152#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6                                               0x8d61
8153#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      5
8154#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7                                               0x8d61
8155#define regRCC_EP_DEV0_0_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      5
8156#define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP                                                             0x8d65
8157#define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CAP_BASE_IDX                                                    5
8158#define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR                                               0x8d66
8159#define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
8160#define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL                                                            0x8d66
8161#define regRCC_EP_DEV0_1_EP_PCIE_F0_DPA_CNTL_BASE_IDX                                                   5
8162#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0                                               0x8d66
8163#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      5
8164#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1                                               0x8d67
8165#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      5
8166#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2                                               0x8d67
8167#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      5
8168#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3                                               0x8d67
8169#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      5
8170#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4                                               0x8d67
8171#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      5
8172#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5                                               0x8d68
8173#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      5
8174#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6                                               0x8d68
8175#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      5
8176#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7                                               0x8d68
8177#define regRCC_EP_DEV0_1_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      5
8178#define regRCC_EP_DEV0_1_EP_PCIE_PME_CONTROL                                                            0x8d68
8179#define regRCC_EP_DEV0_1_EP_PCIE_PME_CONTROL_BASE_IDX                                                   5
8180#define regRCC_EP_DEV0_1_EP_PCIEP_RESERVED                                                              0x8d69
8181#define regRCC_EP_DEV0_1_EP_PCIEP_RESERVED_BASE_IDX                                                     5
8182#define regRCC_EP_DEV0_1_EP_PCIE_TX_CNTL                                                                0x8d6b
8183#define regRCC_EP_DEV0_1_EP_PCIE_TX_CNTL_BASE_IDX                                                       5
8184#define regRCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID                                                        0x8d6c
8185#define regRCC_EP_DEV0_1_EP_PCIE_TX_REQUESTER_ID_BASE_IDX                                               5
8186#define regRCC_EP_DEV0_1_EP_PCIE_ERR_CNTL                                                               0x8d6d
8187#define regRCC_EP_DEV0_1_EP_PCIE_ERR_CNTL_BASE_IDX                                                      5
8188#define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL                                                                0x8d6e
8189#define regRCC_EP_DEV0_1_EP_PCIE_RX_CNTL_BASE_IDX                                                       5
8190#define regRCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL                                                          0x8d6f
8191#define regRCC_EP_DEV0_1_EP_PCIE_LC_SPEED_CNTL_BASE_IDX                                                 5
8192
8193
8194// addressBlock: nbio_nbif0_bif_bx_SYSDEC
8195// base address: 0x10120000
8196#define regBIF_BX0_PCIE_INDEX                                                                           0x800c
8197#define regBIF_BX0_PCIE_INDEX_BASE_IDX                                                                  5
8198#define regBIF_BX0_PCIE_DATA                                                                            0x800d
8199#define regBIF_BX0_PCIE_DATA_BASE_IDX                                                                   5
8200#define regBIF_BX0_PCIE_INDEX2                                                                          0x800e
8201#define regBIF_BX0_PCIE_INDEX2_BASE_IDX                                                                 0
8202#define regBIF_BX0_PCIE_DATA2                                                                           0x800f
8203#define regBIF_BX0_PCIE_DATA2_BASE_IDX                                                                  0
8204#define regBIF_BX0_SBIOS_SCRATCH_0                                                                      0x8048
8205#define regBIF_BX0_SBIOS_SCRATCH_0_BASE_IDX                                                             5
8206#define regBIF_BX0_SBIOS_SCRATCH_1                                                                      0x8049
8207#define regBIF_BX0_SBIOS_SCRATCH_1_BASE_IDX                                                             5
8208#define regBIF_BX0_SBIOS_SCRATCH_2                                                                      0x804a
8209#define regBIF_BX0_SBIOS_SCRATCH_2_BASE_IDX                                                             5
8210#define regBIF_BX0_SBIOS_SCRATCH_3                                                                      0x804b
8211#define regBIF_BX0_SBIOS_SCRATCH_3_BASE_IDX                                                             5
8212#define regBIF_BX0_BIOS_SCRATCH_0                                                                       0x804c
8213#define regBIF_BX0_BIOS_SCRATCH_0_BASE_IDX                                                              5
8214#define regBIF_BX0_BIOS_SCRATCH_1                                                                       0x804d
8215#define regBIF_BX0_BIOS_SCRATCH_1_BASE_IDX                                                              5
8216#define regBIF_BX0_BIOS_SCRATCH_2                                                                       0x804e
8217#define regBIF_BX0_BIOS_SCRATCH_2_BASE_IDX                                                              5
8218#define regBIF_BX0_BIOS_SCRATCH_3                                                                       0x804f
8219#define regBIF_BX0_BIOS_SCRATCH_3_BASE_IDX                                                              5
8220#define regBIF_BX0_BIOS_SCRATCH_4                                                                       0x8050
8221#define regBIF_BX0_BIOS_SCRATCH_4_BASE_IDX                                                              5
8222#define regBIF_BX0_BIOS_SCRATCH_5                                                                       0x8051
8223#define regBIF_BX0_BIOS_SCRATCH_5_BASE_IDX                                                              5
8224#define regBIF_BX0_BIOS_SCRATCH_6                                                                       0x8052
8225#define regBIF_BX0_BIOS_SCRATCH_6_BASE_IDX                                                              5
8226#define regBIF_BX0_BIOS_SCRATCH_7                                                                       0x8053
8227#define regBIF_BX0_BIOS_SCRATCH_7_BASE_IDX                                                              5
8228#define regBIF_BX0_BIOS_SCRATCH_8                                                                       0x8054
8229#define regBIF_BX0_BIOS_SCRATCH_8_BASE_IDX                                                              5
8230#define regBIF_BX0_BIOS_SCRATCH_9                                                                       0x8055
8231#define regBIF_BX0_BIOS_SCRATCH_9_BASE_IDX                                                              5
8232#define regBIF_BX0_BIOS_SCRATCH_10                                                                      0x8056
8233#define regBIF_BX0_BIOS_SCRATCH_10_BASE_IDX                                                             5
8234#define regBIF_BX0_BIOS_SCRATCH_11                                                                      0x8057
8235#define regBIF_BX0_BIOS_SCRATCH_11_BASE_IDX                                                             5
8236#define regBIF_BX0_BIOS_SCRATCH_12                                                                      0x8058
8237#define regBIF_BX0_BIOS_SCRATCH_12_BASE_IDX                                                             5
8238#define regBIF_BX0_BIOS_SCRATCH_13                                                                      0x8059
8239#define regBIF_BX0_BIOS_SCRATCH_13_BASE_IDX                                                             5
8240#define regBIF_BX0_BIOS_SCRATCH_14                                                                      0x805a
8241#define regBIF_BX0_BIOS_SCRATCH_14_BASE_IDX                                                             5
8242#define regBIF_BX0_BIOS_SCRATCH_15                                                                      0x805b
8243#define regBIF_BX0_BIOS_SCRATCH_15_BASE_IDX                                                             5
8244#define regBIF_BX0_BIF_RLC_INTR_CNTL                                                                    0x8060
8245#define regBIF_BX0_BIF_RLC_INTR_CNTL_BASE_IDX                                                           5
8246#define regBIF_BX0_BIF_VCE_INTR_CNTL                                                                    0x8061
8247#define regBIF_BX0_BIF_VCE_INTR_CNTL_BASE_IDX                                                           5
8248#define regBIF_BX0_BIF_UVD_INTR_CNTL                                                                    0x8062
8249#define regBIF_BX0_BIF_UVD_INTR_CNTL_BASE_IDX                                                           5
8250#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR0                                                                0x8080
8251#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR0_BASE_IDX                                                       5
8252#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR0                                                          0x8081
8253#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX                                                 5
8254#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR1                                                                0x8082
8255#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR1_BASE_IDX                                                       5
8256#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR1                                                          0x8083
8257#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX                                                 5
8258#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR2                                                                0x8084
8259#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR2_BASE_IDX                                                       5
8260#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR2                                                          0x8085
8261#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX                                                 5
8262#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR3                                                                0x8086
8263#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR3_BASE_IDX                                                       5
8264#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR3                                                          0x8087
8265#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX                                                 5
8266#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR4                                                                0x8088
8267#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR4_BASE_IDX                                                       5
8268#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR4                                                          0x8089
8269#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX                                                 5
8270#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR5                                                                0x808a
8271#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR5_BASE_IDX                                                       5
8272#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR5                                                          0x808b
8273#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX                                                 5
8274#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR6                                                                0x808c
8275#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR6_BASE_IDX                                                       5
8276#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR6                                                          0x808d
8277#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX                                                 5
8278#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR7                                                                0x808e
8279#define regBIF_BX0_GFX_MMIOREG_CAM_ADDR7_BASE_IDX                                                       5
8280#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR7                                                          0x808f
8281#define regBIF_BX0_GFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX                                                 5
8282#define regBIF_BX0_GFX_MMIOREG_CAM_CNTL                                                                 0x8090
8283#define regBIF_BX0_GFX_MMIOREG_CAM_CNTL_BASE_IDX                                                        5
8284#define regBIF_BX0_GFX_MMIOREG_CAM_ZERO_CPL                                                             0x8091
8285#define regBIF_BX0_GFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX                                                    5
8286#define regBIF_BX0_GFX_MMIOREG_CAM_ONE_CPL                                                              0x8092
8287#define regBIF_BX0_GFX_MMIOREG_CAM_ONE_CPL_BASE_IDX                                                     5
8288#define regBIF_BX0_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL                                                     0x8093
8289#define regBIF_BX0_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX                                            5
8290
8291
8292// addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC
8293// base address: 0x10120000
8294#define regBIF_BX_PF0_MM_INDEX                                                                          0x8000
8295#define regBIF_BX_PF0_MM_INDEX_BASE_IDX                                                                 5
8296#define regBIF_BX_PF0_MM_DATA                                                                           0x8001
8297#define regBIF_BX_PF0_MM_DATA_BASE_IDX                                                                  5
8298#define regBIF_BX_PF0_MM_INDEX_HI                                                                       0x8006
8299#define regBIF_BX_PF0_MM_INDEX_HI_BASE_IDX                                                              5
8300#define regBIF_BX_PF0_RSMU_INDEX                                                                        0x8014
8301#define regBIF_BX_PF0_RSMU_INDEX_BASE_IDX                                                               5
8302#define regBIF_BX_PF0_RSMU_DATA                                                                         0x8015
8303#define regBIF_BX_PF0_RSMU_DATA_BASE_IDX                                                                5
8304
8305
8306// addressBlock: nbio_nbif0_bif_bx_BIFDEC1
8307// base address: 0x10120000
8308#define regBIF_BX0_BIF_MM_INDACCESS_CNTL                                                                0x8e06
8309#define regBIF_BX0_BIF_MM_INDACCESS_CNTL_BASE_IDX                                                       5
8310#define regBIF_BX0_BUS_CNTL                                                                             0x8e07
8311#define regBIF_BX0_BUS_CNTL_BASE_IDX                                                                    5
8312#define regBIF_BX0_BIF_SCRATCH0                                                                         0x8e08
8313#define regBIF_BX0_BIF_SCRATCH0_BASE_IDX                                                                5
8314#define regBIF_BX0_BIF_SCRATCH1                                                                         0x8e09
8315#define regBIF_BX0_BIF_SCRATCH1_BASE_IDX                                                                5
8316#define regBIF_BX0_BX_RESET_EN                                                                          0x8e0d
8317#define regBIF_BX0_BX_RESET_EN_BASE_IDX                                                                 5
8318#define regBIF_BX0_MM_CFGREGS_CNTL                                                                      0x8e0e
8319#define regBIF_BX0_MM_CFGREGS_CNTL_BASE_IDX                                                             5
8320#define regBIF_BX0_BX_RESET_CNTL                                                                        0x8e10
8321#define regBIF_BX0_BX_RESET_CNTL_BASE_IDX                                                               5
8322#define regBIF_BX0_INTERRUPT_CNTL                                                                       0x8e11
8323#define regBIF_BX0_INTERRUPT_CNTL_BASE_IDX                                                              5
8324#define regBIF_BX0_INTERRUPT_CNTL2                                                                      0x8e12
8325#define regBIF_BX0_INTERRUPT_CNTL2_BASE_IDX                                                             5
8326#define regBIF_BX0_CLKREQB_PAD_CNTL                                                                     0x8e18
8327#define regBIF_BX0_CLKREQB_PAD_CNTL_BASE_IDX                                                            5
8328#define regBIF_BX0_BIF_FEATURES_CONTROL_MISC                                                            0x8e1b
8329#define regBIF_BX0_BIF_FEATURES_CONTROL_MISC_BASE_IDX                                                   5
8330#define regBIF_BX0_HDP_ATOMIC_CONTROL_MISC                                                              0x8e1c
8331#define regBIF_BX0_HDP_ATOMIC_CONTROL_MISC_BASE_IDX                                                     5
8332#define regBIF_BX0_BIF_DOORBELL_CNTL                                                                    0x8e1d
8333#define regBIF_BX0_BIF_DOORBELL_CNTL_BASE_IDX                                                           5
8334#define regBIF_BX0_BIF_DOORBELL_INT_CNTL                                                                0x8e1e
8335#define regBIF_BX0_BIF_DOORBELL_INT_CNTL_BASE_IDX                                                       5
8336#define regBIF_BX0_BIF_FB_EN                                                                            0x8e20
8337#define regBIF_BX0_BIF_FB_EN_BASE_IDX                                                                   5
8338#define regBIF_BX0_BIF_INTR_CNTL                                                                        0x8e21
8339#define regBIF_BX0_BIF_INTR_CNTL_BASE_IDX                                                               5
8340#define regBIF_BX0_BIF_MST_TRANS_PENDING_VF                                                             0x8e29
8341#define regBIF_BX0_BIF_MST_TRANS_PENDING_VF_BASE_IDX                                                    5
8342#define regBIF_BX0_BIF_SLV_TRANS_PENDING_VF                                                             0x8e2a
8343#define regBIF_BX0_BIF_SLV_TRANS_PENDING_VF_BASE_IDX                                                    5
8344#define regBIF_BX0_BACO_CNTL                                                                            0x8e2b
8345#define regBIF_BX0_BACO_CNTL_BASE_IDX                                                                   5
8346#define regBIF_BX0_BIF_BACO_EXIT_TIME0                                                                  0x8e2c
8347#define regBIF_BX0_BIF_BACO_EXIT_TIME0_BASE_IDX                                                         5
8348#define regBIF_BX0_BIF_BACO_EXIT_TIMER1                                                                 0x8e2d
8349#define regBIF_BX0_BIF_BACO_EXIT_TIMER1_BASE_IDX                                                        5
8350#define regBIF_BX0_BIF_BACO_EXIT_TIMER2                                                                 0x8e2e
8351#define regBIF_BX0_BIF_BACO_EXIT_TIMER2_BASE_IDX                                                        5
8352#define regBIF_BX0_BIF_BACO_EXIT_TIMER3                                                                 0x8e2f
8353#define regBIF_BX0_BIF_BACO_EXIT_TIMER3_BASE_IDX                                                        5
8354#define regBIF_BX0_BIF_BACO_EXIT_TIMER4                                                                 0x8e30
8355#define regBIF_BX0_BIF_BACO_EXIT_TIMER4_BASE_IDX                                                        5
8356#define regBIF_BX0_MEM_TYPE_CNTL                                                                        0x8e31
8357#define regBIF_BX0_MEM_TYPE_CNTL_BASE_IDX                                                               5
8358#define regBIF_BX0_NBIF_GFX_ADDR_LUT_CNTL                                                               0x8e33
8359#define regBIF_BX0_NBIF_GFX_ADDR_LUT_CNTL_BASE_IDX                                                      5
8360#define regBIF_BX0_NBIF_GFX_ADDR_LUT_0                                                                  0x8e34
8361#define regBIF_BX0_NBIF_GFX_ADDR_LUT_0_BASE_IDX                                                         5
8362#define regBIF_BX0_NBIF_GFX_ADDR_LUT_1                                                                  0x8e35
8363#define regBIF_BX0_NBIF_GFX_ADDR_LUT_1_BASE_IDX                                                         5
8364#define regBIF_BX0_NBIF_GFX_ADDR_LUT_2                                                                  0x8e36
8365#define regBIF_BX0_NBIF_GFX_ADDR_LUT_2_BASE_IDX                                                         5
8366#define regBIF_BX0_NBIF_GFX_ADDR_LUT_3                                                                  0x8e37
8367#define regBIF_BX0_NBIF_GFX_ADDR_LUT_3_BASE_IDX                                                         5
8368#define regBIF_BX0_NBIF_GFX_ADDR_LUT_4                                                                  0x8e38
8369#define regBIF_BX0_NBIF_GFX_ADDR_LUT_4_BASE_IDX                                                         5
8370#define regBIF_BX0_NBIF_GFX_ADDR_LUT_5                                                                  0x8e39
8371#define regBIF_BX0_NBIF_GFX_ADDR_LUT_5_BASE_IDX                                                         5
8372#define regBIF_BX0_NBIF_GFX_ADDR_LUT_6                                                                  0x8e3a
8373#define regBIF_BX0_NBIF_GFX_ADDR_LUT_6_BASE_IDX                                                         5
8374#define regBIF_BX0_NBIF_GFX_ADDR_LUT_7                                                                  0x8e3b
8375#define regBIF_BX0_NBIF_GFX_ADDR_LUT_7_BASE_IDX                                                         5
8376#define regBIF_BX0_NBIF_GFX_ADDR_LUT_8                                                                  0x8e3c
8377#define regBIF_BX0_NBIF_GFX_ADDR_LUT_8_BASE_IDX                                                         5
8378#define regBIF_BX0_NBIF_GFX_ADDR_LUT_9                                                                  0x8e3d
8379#define regBIF_BX0_NBIF_GFX_ADDR_LUT_9_BASE_IDX                                                         5
8380#define regBIF_BX0_NBIF_GFX_ADDR_LUT_10                                                                 0x8e3e
8381#define regBIF_BX0_NBIF_GFX_ADDR_LUT_10_BASE_IDX                                                        5
8382#define regBIF_BX0_NBIF_GFX_ADDR_LUT_11                                                                 0x8e3f
8383#define regBIF_BX0_NBIF_GFX_ADDR_LUT_11_BASE_IDX                                                        5
8384#define regBIF_BX0_NBIF_GFX_ADDR_LUT_12                                                                 0x8e40
8385#define regBIF_BX0_NBIF_GFX_ADDR_LUT_12_BASE_IDX                                                        5
8386#define regBIF_BX0_NBIF_GFX_ADDR_LUT_13                                                                 0x8e41
8387#define regBIF_BX0_NBIF_GFX_ADDR_LUT_13_BASE_IDX                                                        5
8388#define regBIF_BX0_NBIF_GFX_ADDR_LUT_14                                                                 0x8e42
8389#define regBIF_BX0_NBIF_GFX_ADDR_LUT_14_BASE_IDX                                                        5
8390#define regBIF_BX0_NBIF_GFX_ADDR_LUT_15                                                                 0x8e43
8391#define regBIF_BX0_NBIF_GFX_ADDR_LUT_15_BASE_IDX                                                        5
8392#define regBIF_BX0_GFX_RST_CNTL                                                                         0x8e4a
8393#define regBIF_BX0_GFX_RST_CNTL_BASE_IDX                                                                5
8394#define regBIF_BX0_REMAP_HDP_MEM_FLUSH_CNTL                                                             0x8e4d
8395#define regBIF_BX0_REMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX                                                    5
8396#define regBIF_BX0_REMAP_HDP_REG_FLUSH_CNTL                                                             0x8e4e
8397#define regBIF_BX0_REMAP_HDP_REG_FLUSH_CNTL_BASE_IDX                                                    5
8398#define regBIF_BX0_BIF_RB_CNTL                                                                          0x8e4f
8399#define regBIF_BX0_BIF_RB_CNTL_BASE_IDX                                                                 5
8400#define regBIF_BX0_BIF_RB_BASE                                                                          0x8e50
8401#define regBIF_BX0_BIF_RB_BASE_BASE_IDX                                                                 5
8402#define regBIF_BX0_BIF_RB_RPTR                                                                          0x8e51
8403#define regBIF_BX0_BIF_RB_RPTR_BASE_IDX                                                                 5
8404#define regBIF_BX0_BIF_RB_WPTR                                                                          0x8e52
8405#define regBIF_BX0_BIF_RB_WPTR_BASE_IDX                                                                 5
8406#define regBIF_BX0_BIF_RB_WPTR_ADDR_HI                                                                  0x8e53
8407#define regBIF_BX0_BIF_RB_WPTR_ADDR_HI_BASE_IDX                                                         5
8408#define regBIF_BX0_BIF_RB_WPTR_ADDR_LO                                                                  0x8e54
8409#define regBIF_BX0_BIF_RB_WPTR_ADDR_LO_BASE_IDX                                                         5
8410#define regBIF_BX0_MAILBOX_INDEX                                                                        0x8e55
8411#define regBIF_BX0_MAILBOX_INDEX_BASE_IDX                                                               5
8412#define regBIF_BX0_BIF_GFX_SDMA_GPUIOV_CFG_SIZE                                                         0x8e65
8413#define regBIF_BX0_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX                                                5
8414#define regBIF_BX0_BIF_PERSTB_PAD_CNTL                                                                  0x8e68
8415#define regBIF_BX0_BIF_PERSTB_PAD_CNTL_BASE_IDX                                                         5
8416#define regBIF_BX0_BIF_PX_EN_PAD_CNTL                                                                   0x8e69
8417#define regBIF_BX0_BIF_PX_EN_PAD_CNTL_BASE_IDX                                                          5
8418#define regBIF_BX0_BIF_REFPADKIN_PAD_CNTL                                                               0x8e6a
8419#define regBIF_BX0_BIF_REFPADKIN_PAD_CNTL_BASE_IDX                                                      5
8420#define regBIF_BX0_BIF_CLKREQB_PAD_CNTL                                                                 0x8e6b
8421#define regBIF_BX0_BIF_CLKREQB_PAD_CNTL_BASE_IDX                                                        5
8422#define regBIF_BX0_BIF_PWRBRK_PAD_CNTL                                                                  0x8e6c
8423#define regBIF_BX0_BIF_PWRBRK_PAD_CNTL_BASE_IDX                                                         5
8424
8425
8426// addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1
8427// base address: 0x10120000
8428#define regBIF_BX_PF0_BIF_BME_STATUS                                                                    0x8e0b
8429#define regBIF_BX_PF0_BIF_BME_STATUS_BASE_IDX                                                           5
8430#define regBIF_BX_PF0_BIF_ATOMIC_ERR_LOG                                                                0x8e0c
8431#define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH                                              0x8e13
8432#define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX                                     5
8433#define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW                                               0x8e14
8434#define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX                                      5
8435#define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_CNTL                                                   0x8e15
8436#define regBIF_BX_PF0_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX                                          5
8437#define regBIF_BX_PF0_HDP_REG_COHERENCY_FLUSH_CNTL                                                      0x8e16
8438#define regBIF_BX_PF0_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX                                             5
8439#define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_CNTL                                                      0x8e17
8440#define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX                                             5
8441#define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL                                                 0x8e19
8442#define regBIF_BX_PF0_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX                                        5
8443#define regBIF_BX_PF0_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL                                            0x8e1a
8444#define regBIF_BX_PF0_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX                                   5
8445#define regBIF_BX_PF0_GPU_HDP_FLUSH_ONLY_REQ                                                            0x8e24
8446#define regBIF_BX_PF0_GPU_HDP_FLUSH_ONLY_REQ_BASE_IDX                                                   5
8447#define regBIF_BX_PF0_GPU_HDP_INVALIDATE_ONLY_REQ                                                       0x8e25
8448#define regBIF_BX_PF0_GPU_HDP_INVALIDATE_ONLY_REQ_BASE_IDX                                              5
8449#define regBIF_BX_PF0_GPU_HDP_FLUSH_REQ                                                                 0x8e26
8450#define regBIF_BX_PF0_GPU_HDP_FLUSH_REQ_BASE_IDX                                                        5
8451#define regBIF_BX_PF0_GPU_HDP_FLUSH_DONE                                                                0x8e27
8452#define regBIF_BX_PF0_GPU_HDP_FLUSH_DONE_BASE_IDX                                                       5
8453#define regBIF_BX_PF0_BIF_TRANS_PENDING                                                                 0x8e28
8454#define regBIF_BX_PF0_BIF_TRANS_PENDING_BASE_IDX                                                        5
8455#define regBIF_BX_PF0_NBIF_GFX_ADDR_LUT_BYPASS                                                          0x8e32
8456#define regBIF_BX_PF0_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX                                                 5
8457#define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW0                                                            0x8e56
8458#define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX                                                   5
8459#define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW1                                                            0x8e57
8460#define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX                                                   5
8461#define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW2                                                            0x8e58
8462#define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX                                                   5
8463#define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW3                                                            0x8e59
8464#define regBIF_BX_PF0_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX                                                   5
8465#define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW0                                                            0x8e5a
8466#define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX                                                   5
8467#define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW1                                                            0x8e5b
8468#define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX                                                   5
8469#define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW2                                                            0x8e5c
8470#define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX                                                   5
8471#define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW3                                                            0x8e5d
8472#define regBIF_BX_PF0_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX                                                   5
8473#define regBIF_BX_PF0_MAILBOX_CONTROL                                                                   0x8e5e
8474#define regBIF_BX_PF0_MAILBOX_CONTROL_BASE_IDX                                                          5
8475#define regBIF_BX_PF0_MAILBOX_INT_CNTL                                                                  0x8e5f
8476#define regBIF_BX_PF0_MAILBOX_INT_CNTL_BASE_IDX                                                         5
8477#define regBIF_BX_PF0_BIF_VMHV_MAILBOX                                                                  0x8e60
8478#define regBIF_BX_PF0_BIF_VMHV_MAILBOX_BASE_IDX                                                         5
8479
8480
8481// addressBlock: nbio_nbif0_bif_bx_SYSDEC:1
8482// base address: 0x0
8483#define regBIF_BX1_PCIE_INDEX                                                                           0x000c
8484#define regBIF_BX1_PCIE_INDEX_BASE_IDX                                                                  0
8485#define regBIF_BX1_PCIE_DATA                                                                            0x000d
8486#define regBIF_BX1_PCIE_DATA_BASE_IDX                                                                   0
8487#define regBIF_BX1_PCIE_INDEX2                                                                          0x000e
8488#define regBIF_BX1_PCIE_INDEX2_BASE_IDX                                                                 0
8489#define regBIF_BX1_PCIE_DATA2                                                                           0x000f
8490#define regBIF_BX1_PCIE_DATA2_BASE_IDX                                                                  0
8491#define regBIF_BX1_SBIOS_SCRATCH_0                                                                      0x0034
8492#define regBIF_BX1_SBIOS_SCRATCH_0_BASE_IDX                                                             1
8493#define regBIF_BX1_SBIOS_SCRATCH_1                                                                      0x0035
8494#define regBIF_BX1_SBIOS_SCRATCH_1_BASE_IDX                                                             1
8495#define regBIF_BX1_SBIOS_SCRATCH_2                                                                      0x0036
8496#define regBIF_BX1_SBIOS_SCRATCH_2_BASE_IDX                                                             1
8497#define regBIF_BX1_SBIOS_SCRATCH_3                                                                      0x0037
8498#define regBIF_BX1_SBIOS_SCRATCH_3_BASE_IDX                                                             1
8499#define regBIF_BX1_BIOS_SCRATCH_0                                                                       0x0038
8500#define regBIF_BX1_BIOS_SCRATCH_0_BASE_IDX                                                              1
8501#define regBIF_BX1_BIOS_SCRATCH_1                                                                       0x0039
8502#define regBIF_BX1_BIOS_SCRATCH_1_BASE_IDX                                                              1
8503#define regBIF_BX1_BIOS_SCRATCH_2                                                                       0x003a
8504#define regBIF_BX1_BIOS_SCRATCH_2_BASE_IDX                                                              1
8505#define regBIF_BX1_BIOS_SCRATCH_3                                                                       0x003b
8506#define regBIF_BX1_BIOS_SCRATCH_3_BASE_IDX                                                              1
8507#define regBIF_BX1_BIOS_SCRATCH_4                                                                       0x003c
8508#define regBIF_BX1_BIOS_SCRATCH_4_BASE_IDX                                                              1
8509#define regBIF_BX1_BIOS_SCRATCH_5                                                                       0x003d
8510#define regBIF_BX1_BIOS_SCRATCH_5_BASE_IDX                                                              1
8511#define regBIF_BX1_BIOS_SCRATCH_6                                                                       0x003e
8512#define regBIF_BX1_BIOS_SCRATCH_6_BASE_IDX                                                              1
8513#define regBIF_BX1_BIOS_SCRATCH_7                                                                       0x003f
8514#define regBIF_BX1_BIOS_SCRATCH_7_BASE_IDX                                                              1
8515#define regBIF_BX1_BIOS_SCRATCH_8                                                                       0x0040
8516#define regBIF_BX1_BIOS_SCRATCH_8_BASE_IDX                                                              1
8517#define regBIF_BX1_BIOS_SCRATCH_9                                                                       0x0041
8518#define regBIF_BX1_BIOS_SCRATCH_9_BASE_IDX                                                              1
8519#define regBIF_BX1_BIOS_SCRATCH_10                                                                      0x0042
8520#define regBIF_BX1_BIOS_SCRATCH_10_BASE_IDX                                                             1
8521#define regBIF_BX1_BIOS_SCRATCH_11                                                                      0x0043
8522#define regBIF_BX1_BIOS_SCRATCH_11_BASE_IDX                                                             1
8523#define regBIF_BX1_BIOS_SCRATCH_12                                                                      0x0044
8524#define regBIF_BX1_BIOS_SCRATCH_12_BASE_IDX                                                             1
8525#define regBIF_BX1_BIOS_SCRATCH_13                                                                      0x0045
8526#define regBIF_BX1_BIOS_SCRATCH_13_BASE_IDX                                                             1
8527#define regBIF_BX1_BIOS_SCRATCH_14                                                                      0x0046
8528#define regBIF_BX1_BIOS_SCRATCH_14_BASE_IDX                                                             1
8529#define regBIF_BX1_BIOS_SCRATCH_15                                                                      0x0047
8530#define regBIF_BX1_BIOS_SCRATCH_15_BASE_IDX                                                             1
8531#define regBIF_BX1_BIF_RLC_INTR_CNTL                                                                    0x004c
8532#define regBIF_BX1_BIF_RLC_INTR_CNTL_BASE_IDX                                                           1
8533#define regBIF_BX1_BIF_VCE_INTR_CNTL                                                                    0x004d
8534#define regBIF_BX1_BIF_VCE_INTR_CNTL_BASE_IDX                                                           1
8535#define regBIF_BX1_BIF_UVD_INTR_CNTL                                                                    0x004e
8536#define regBIF_BX1_BIF_UVD_INTR_CNTL_BASE_IDX                                                           1
8537#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR0                                                                0x006c
8538#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR0_BASE_IDX                                                       1
8539#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR0                                                          0x006d
8540#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX                                                 1
8541#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR1                                                                0x006e
8542#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR1_BASE_IDX                                                       1
8543#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR1                                                          0x006f
8544#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX                                                 1
8545#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR2                                                                0x0070
8546#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR2_BASE_IDX                                                       1
8547#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR2                                                          0x0071
8548#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX                                                 1
8549#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR3                                                                0x0072
8550#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR3_BASE_IDX                                                       1
8551#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR3                                                          0x0073
8552#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX                                                 1
8553#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR4                                                                0x0074
8554#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR4_BASE_IDX                                                       1
8555#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR4                                                          0x0075
8556#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX                                                 1
8557#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR5                                                                0x0076
8558#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR5_BASE_IDX                                                       1
8559#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR5                                                          0x0077
8560#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX                                                 1
8561#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR6                                                                0x0078
8562#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR6_BASE_IDX                                                       1
8563#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR6                                                          0x0079
8564#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX                                                 1
8565#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR7                                                                0x007a
8566#define regBIF_BX1_GFX_MMIOREG_CAM_ADDR7_BASE_IDX                                                       1
8567#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR7                                                          0x007b
8568#define regBIF_BX1_GFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX                                                 1
8569#define regBIF_BX1_GFX_MMIOREG_CAM_CNTL                                                                 0x007c
8570#define regBIF_BX1_GFX_MMIOREG_CAM_CNTL_BASE_IDX                                                        1
8571#define regBIF_BX1_GFX_MMIOREG_CAM_ZERO_CPL                                                             0x007d
8572#define regBIF_BX1_GFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX                                                    1
8573#define regBIF_BX1_GFX_MMIOREG_CAM_ONE_CPL                                                              0x007e
8574#define regBIF_BX1_GFX_MMIOREG_CAM_ONE_CPL_BASE_IDX                                                     1
8575#define regBIF_BX1_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL                                                     0x007f
8576#define regBIF_BX1_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX                                            1
8577
8578
8579// addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1:1
8580// base address: 0x0
8581#define regRCC_DWN_DEV0_2_DN_PCIE_RESERVED                                                              0x0050
8582#define regRCC_DWN_DEV0_2_DN_PCIE_RESERVED_BASE_IDX                                                     2
8583#define regRCC_DWN_DEV0_2_DN_PCIE_SCRATCH                                                               0x0051
8584#define regRCC_DWN_DEV0_2_DN_PCIE_SCRATCH_BASE_IDX                                                      2
8585#define regRCC_DWN_DEV0_2_DN_PCIE_CNTL                                                                  0x0053
8586#define regRCC_DWN_DEV0_2_DN_PCIE_CNTL_BASE_IDX                                                         2
8587#define regRCC_DWN_DEV0_2_DN_PCIE_CONFIG_CNTL                                                           0x0054
8588#define regRCC_DWN_DEV0_2_DN_PCIE_CONFIG_CNTL_BASE_IDX                                                  2
8589#define regRCC_DWN_DEV0_2_DN_PCIE_RX_CNTL2                                                              0x0055
8590#define regRCC_DWN_DEV0_2_DN_PCIE_RX_CNTL2_BASE_IDX                                                     2
8591#define regRCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL                                                              0x0056
8592#define regRCC_DWN_DEV0_2_DN_PCIE_BUS_CNTL_BASE_IDX                                                     2
8593#define regRCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL                                                              0x0057
8594#define regRCC_DWN_DEV0_2_DN_PCIE_CFG_CNTL_BASE_IDX                                                     2
8595
8596
8597// addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1:1
8598// base address: 0x0
8599#define regRCC_DWNP_DEV0_2_PCIE_ERR_CNTL                                                                0x005c
8600#define regRCC_DWNP_DEV0_2_PCIE_ERR_CNTL_BASE_IDX                                                       2
8601#define regRCC_DWNP_DEV0_2_PCIE_RX_CNTL                                                                 0x005d
8602#define regRCC_DWNP_DEV0_2_PCIE_RX_CNTL_BASE_IDX                                                        2
8603#define regRCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL                                                           0x005e
8604#define regRCC_DWNP_DEV0_2_PCIE_LC_SPEED_CNTL_BASE_IDX                                                  2
8605#define regRCC_DWNP_DEV0_2_PCIE_LC_CNTL2                                                                0x005f
8606#define regRCC_DWNP_DEV0_2_PCIE_LC_CNTL2_BASE_IDX                                                       2
8607#define regRCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP                                                         0x0061
8608#define regRCC_DWNP_DEV0_2_LTR_MSG_INFO_FROM_EP_BASE_IDX                                                2
8609
8610
8611// addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1:1
8612// base address: 0x0
8613#define regRCC_EP_DEV0_2_EP_PCIE_SCRATCH                                                                0x0036
8614#define regRCC_EP_DEV0_2_EP_PCIE_SCRATCH_BASE_IDX                                                       2
8615#define regRCC_EP_DEV0_2_EP_PCIE_CNTL                                                                   0x0038
8616#define regRCC_EP_DEV0_2_EP_PCIE_CNTL_BASE_IDX                                                          2
8617#define regRCC_EP_DEV0_2_EP_PCIE_INT_CNTL                                                               0x0039
8618#define regRCC_EP_DEV0_2_EP_PCIE_INT_CNTL_BASE_IDX                                                      2
8619#define regRCC_EP_DEV0_2_EP_PCIE_INT_STATUS                                                             0x003a
8620#define regRCC_EP_DEV0_2_EP_PCIE_INT_STATUS_BASE_IDX                                                    2
8621#define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL2                                                               0x003b
8622#define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL2_BASE_IDX                                                      2
8623#define regRCC_EP_DEV0_2_EP_PCIE_BUS_CNTL                                                               0x003c
8624#define regRCC_EP_DEV0_2_EP_PCIE_BUS_CNTL_BASE_IDX                                                      2
8625#define regRCC_EP_DEV0_2_EP_PCIE_CFG_CNTL                                                               0x003d
8626#define regRCC_EP_DEV0_2_EP_PCIE_CFG_CNTL_BASE_IDX                                                      2
8627#define regRCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL                                                            0x003f
8628#define regRCC_EP_DEV0_2_EP_PCIE_TX_LTR_CNTL_BASE_IDX                                                   2
8629#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0                                               0x0040
8630#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      2
8631#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1                                               0x0040
8632#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      2
8633#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2                                               0x0040
8634#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      2
8635#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3                                               0x0040
8636#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      2
8637#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4                                               0x0041
8638#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      2
8639#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5                                               0x0041
8640#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      2
8641#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6                                               0x0041
8642#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      2
8643#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7                                               0x0041
8644#define regRCC_EP_DEV0_1_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      2
8645#define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP                                                             0x0045
8646#define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CAP_BASE_IDX                                                    2
8647#define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_LATENCY_INDICATOR                                               0x0046
8648#define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX                                      2
8649#define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL                                                            0x0046
8650#define regRCC_EP_DEV0_2_EP_PCIE_F0_DPA_CNTL_BASE_IDX                                                   2
8651#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0                                               0x0046
8652#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      2
8653#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1                                               0x0047
8654#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      2
8655#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2                                               0x0047
8656#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      2
8657#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3                                               0x0047
8658#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      2
8659#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4                                               0x0047
8660#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      2
8661#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5                                               0x0048
8662#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      2
8663#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6                                               0x0048
8664#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      2
8665#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7                                               0x0048
8666#define regRCC_EP_DEV0_2_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      2
8667#define regRCC_EP_DEV0_2_EP_PCIE_PME_CONTROL                                                            0x0048
8668#define regRCC_EP_DEV0_2_EP_PCIE_PME_CONTROL_BASE_IDX                                                   2
8669#define regRCC_EP_DEV0_2_EP_PCIEP_RESERVED                                                              0x0049
8670#define regRCC_EP_DEV0_2_EP_PCIEP_RESERVED_BASE_IDX                                                     2
8671#define regRCC_EP_DEV0_2_EP_PCIE_TX_CNTL                                                                0x004b
8672#define regRCC_EP_DEV0_2_EP_PCIE_TX_CNTL_BASE_IDX                                                       2
8673#define regRCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID                                                        0x004c
8674#define regRCC_EP_DEV0_2_EP_PCIE_TX_REQUESTER_ID_BASE_IDX                                               2
8675#define regRCC_EP_DEV0_2_EP_PCIE_ERR_CNTL                                                               0x004d
8676#define regRCC_EP_DEV0_2_EP_PCIE_ERR_CNTL_BASE_IDX                                                      2
8677#define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL                                                                0x004e
8678#define regRCC_EP_DEV0_2_EP_PCIE_RX_CNTL_BASE_IDX                                                       2
8679#define regRCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL                                                          0x004f
8680#define regRCC_EP_DEV0_2_EP_PCIE_LC_SPEED_CNTL_BASE_IDX                                                 2
8681
8682
8683// addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC:1
8684// base address: 0x0
8685#define regBIF_BX_PF1_MM_INDEX                                                                          0x0000
8686#define regBIF_BX_PF1_MM_INDEX_BASE_IDX                                                                 0
8687#define regBIF_BX_PF1_MM_DATA                                                                           0x0001
8688#define regBIF_BX_PF1_MM_DATA_BASE_IDX                                                                  0
8689#define regBIF_BX_PF1_MM_INDEX_HI                                                                       0x0006
8690#define regBIF_BX_PF1_MM_INDEX_HI_BASE_IDX                                                              0
8691#define regBIF_BX_PF1_RSMU_INDEX                                                                        0x0000
8692#define regBIF_BX_PF1_RSMU_INDEX_BASE_IDX                                                               1
8693#define regBIF_BX_PF1_RSMU_DATA                                                                         0x0001
8694#define regBIF_BX_PF1_RSMU_DATA_BASE_IDX                                                                1
8695
8696// addressBlock: nbio_nbif0_bif_bx_BIFDEC1:1
8697// base address: 0x0
8698#define regBIF_BX1_BIF_MM_INDACCESS_CNTL                                                                0x00e6
8699#define regBIF_BX1_BIF_MM_INDACCESS_CNTL_BASE_IDX                                                       2
8700#define regBIF_BX1_BUS_CNTL                                                                             0x00e7
8701#define regBIF_BX1_BUS_CNTL_BASE_IDX                                                                    2
8702#define regBIF_BX1_BIF_SCRATCH0                                                                         0x00e8
8703#define regBIF_BX1_BIF_SCRATCH0_BASE_IDX                                                                2
8704#define regBIF_BX1_BIF_SCRATCH1                                                                         0x00e9
8705#define regBIF_BX1_BIF_SCRATCH1_BASE_IDX                                                                2
8706#define regBIF_BX1_BX_RESET_EN                                                                          0x00ed
8707#define regBIF_BX1_BX_RESET_EN_BASE_IDX                                                                 2
8708#define regBIF_BX1_MM_CFGREGS_CNTL                                                                      0x00ee
8709#define regBIF_BX1_MM_CFGREGS_CNTL_BASE_IDX                                                             2
8710#define regBIF_BX1_BX_RESET_CNTL                                                                        0x00f0
8711#define regBIF_BX1_BX_RESET_CNTL_BASE_IDX                                                               2
8712#define regBIF_BX1_INTERRUPT_CNTL                                                                       0x00f1
8713#define regBIF_BX1_INTERRUPT_CNTL_BASE_IDX                                                              2
8714#define regBIF_BX1_INTERRUPT_CNTL2                                                                      0x00f2
8715#define regBIF_BX1_INTERRUPT_CNTL2_BASE_IDX                                                             2
8716#define regBIF_BX1_CLKREQB_PAD_CNTL                                                                     0x00f8
8717#define regBIF_BX1_CLKREQB_PAD_CNTL_BASE_IDX                                                            2
8718#define regBIF_BX1_BIF_FEATURES_CONTROL_MISC                                                            0x00fb
8719#define regBIF_BX1_BIF_FEATURES_CONTROL_MISC_BASE_IDX                                                   2
8720#define regBIF_BX1_HDP_ATOMIC_CONTROL_MISC                                                              0x00fc
8721#define regBIF_BX1_HDP_ATOMIC_CONTROL_MISC_BASE_IDX                                                     2
8722#define regBIF_BX1_BIF_DOORBELL_CNTL                                                                    0x00fd
8723#define regBIF_BX1_BIF_DOORBELL_CNTL_BASE_IDX                                                           2
8724#define regBIF_BX1_BIF_DOORBELL_INT_CNTL                                                                0x00fe
8725#define regBIF_BX1_BIF_DOORBELL_INT_CNTL_BASE_IDX                                                       2
8726#define regBIF_BX1_BIF_FB_EN                                                                            0x0100
8727#define regBIF_BX1_BIF_FB_EN_BASE_IDX                                                                   2
8728#define regBIF_BX1_BIF_INTR_CNTL                                                                        0x0101
8729#define regBIF_BX1_BIF_INTR_CNTL_BASE_IDX                                                               2
8730#define regBIF_BX1_BIF_MST_TRANS_PENDING_VF                                                             0x0109
8731#define regBIF_BX1_BIF_MST_TRANS_PENDING_VF_BASE_IDX                                                    2
8732#define regBIF_BX1_BIF_SLV_TRANS_PENDING_VF                                                             0x010a
8733#define regBIF_BX1_BIF_SLV_TRANS_PENDING_VF_BASE_IDX                                                    2
8734#define regBIF_BX1_BACO_CNTL                                                                            0x010b
8735#define regBIF_BX1_BACO_CNTL_BASE_IDX                                                                   2
8736#define regBIF_BX1_BIF_BACO_EXIT_TIME0                                                                  0x010c
8737#define regBIF_BX1_BIF_BACO_EXIT_TIME0_BASE_IDX                                                         2
8738#define regBIF_BX1_BIF_BACO_EXIT_TIMER1                                                                 0x010d
8739#define regBIF_BX1_BIF_BACO_EXIT_TIMER1_BASE_IDX                                                        2
8740#define regBIF_BX1_BIF_BACO_EXIT_TIMER2                                                                 0x010e
8741#define regBIF_BX1_BIF_BACO_EXIT_TIMER2_BASE_IDX                                                        2
8742#define regBIF_BX1_BIF_BACO_EXIT_TIMER3                                                                 0x010f
8743#define regBIF_BX1_BIF_BACO_EXIT_TIMER3_BASE_IDX                                                        2
8744#define regBIF_BX1_BIF_BACO_EXIT_TIMER4                                                                 0x0110
8745#define regBIF_BX1_BIF_BACO_EXIT_TIMER4_BASE_IDX                                                        2
8746#define regBIF_BX1_MEM_TYPE_CNTL                                                                        0x0111
8747#define regBIF_BX1_MEM_TYPE_CNTL_BASE_IDX                                                               2
8748#define regBIF_BX1_NBIF_GFX_ADDR_LUT_CNTL                                                               0x0113
8749#define regBIF_BX1_NBIF_GFX_ADDR_LUT_CNTL_BASE_IDX                                                      2
8750#define regBIF_BX1_NBIF_GFX_ADDR_LUT_0                                                                  0x0114
8751#define regBIF_BX1_NBIF_GFX_ADDR_LUT_0_BASE_IDX                                                         2
8752#define regBIF_BX1_NBIF_GFX_ADDR_LUT_1                                                                  0x0115
8753#define regBIF_BX1_NBIF_GFX_ADDR_LUT_1_BASE_IDX                                                         2
8754#define regBIF_BX1_NBIF_GFX_ADDR_LUT_2                                                                  0x0116
8755#define regBIF_BX1_NBIF_GFX_ADDR_LUT_2_BASE_IDX                                                         2
8756#define regBIF_BX1_NBIF_GFX_ADDR_LUT_3                                                                  0x0117
8757#define regBIF_BX1_NBIF_GFX_ADDR_LUT_3_BASE_IDX                                                         2
8758#define regBIF_BX1_NBIF_GFX_ADDR_LUT_4                                                                  0x0118
8759#define regBIF_BX1_NBIF_GFX_ADDR_LUT_4_BASE_IDX                                                         2
8760#define regBIF_BX1_NBIF_GFX_ADDR_LUT_5                                                                  0x0119
8761#define regBIF_BX1_NBIF_GFX_ADDR_LUT_5_BASE_IDX                                                         2
8762#define regBIF_BX1_NBIF_GFX_ADDR_LUT_6                                                                  0x011a
8763#define regBIF_BX1_NBIF_GFX_ADDR_LUT_6_BASE_IDX                                                         2
8764#define regBIF_BX1_NBIF_GFX_ADDR_LUT_7                                                                  0x011b
8765#define regBIF_BX1_NBIF_GFX_ADDR_LUT_7_BASE_IDX                                                         2
8766#define regBIF_BX1_NBIF_GFX_ADDR_LUT_8                                                                  0x011c
8767#define regBIF_BX1_NBIF_GFX_ADDR_LUT_8_BASE_IDX                                                         2
8768#define regBIF_BX1_NBIF_GFX_ADDR_LUT_9                                                                  0x011d
8769#define regBIF_BX1_NBIF_GFX_ADDR_LUT_9_BASE_IDX                                                         2
8770#define regBIF_BX1_NBIF_GFX_ADDR_LUT_10                                                                 0x011e
8771#define regBIF_BX1_NBIF_GFX_ADDR_LUT_10_BASE_IDX                                                        2
8772#define regBIF_BX1_NBIF_GFX_ADDR_LUT_11                                                                 0x011f
8773#define regBIF_BX1_NBIF_GFX_ADDR_LUT_11_BASE_IDX                                                        2
8774#define regBIF_BX1_NBIF_GFX_ADDR_LUT_12                                                                 0x0120
8775#define regBIF_BX1_NBIF_GFX_ADDR_LUT_12_BASE_IDX                                                        2
8776#define regBIF_BX1_NBIF_GFX_ADDR_LUT_13                                                                 0x0121
8777#define regBIF_BX1_NBIF_GFX_ADDR_LUT_13_BASE_IDX                                                        2
8778#define regBIF_BX1_NBIF_GFX_ADDR_LUT_14                                                                 0x0122
8779#define regBIF_BX1_NBIF_GFX_ADDR_LUT_14_BASE_IDX                                                        2
8780#define regBIF_BX1_NBIF_GFX_ADDR_LUT_15                                                                 0x0123
8781#define regBIF_BX1_NBIF_GFX_ADDR_LUT_15_BASE_IDX                                                        2
8782#define regBIF_BX1_GFX_RST_CNTL                                                                         0x012a
8783#define regBIF_BX1_GFX_RST_CNTL_BASE_IDX                                                                2
8784#define regBIF_BX1_REMAP_HDP_MEM_FLUSH_CNTL                                                             0x012d
8785#define regBIF_BX1_REMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX                                                    2
8786#define regBIF_BX1_REMAP_HDP_REG_FLUSH_CNTL                                                             0x012e
8787#define regBIF_BX1_REMAP_HDP_REG_FLUSH_CNTL_BASE_IDX                                                    2
8788#define regBIF_BX1_BIF_RB_CNTL                                                                          0x012f
8789#define regBIF_BX1_BIF_RB_CNTL_BASE_IDX                                                                 2
8790#define regBIF_BX1_BIF_RB_BASE                                                                          0x0130
8791#define regBIF_BX1_BIF_RB_BASE_BASE_IDX                                                                 2
8792#define regBIF_BX1_BIF_RB_RPTR                                                                          0x0131
8793#define regBIF_BX1_BIF_RB_RPTR_BASE_IDX                                                                 2
8794#define regBIF_BX1_BIF_RB_WPTR                                                                          0x0132
8795#define regBIF_BX1_BIF_RB_WPTR_BASE_IDX                                                                 2
8796#define regBIF_BX1_BIF_RB_WPTR_ADDR_HI                                                                  0x0133
8797#define regBIF_BX1_BIF_RB_WPTR_ADDR_HI_BASE_IDX                                                         2
8798#define regBIF_BX1_BIF_RB_WPTR_ADDR_LO                                                                  0x0134
8799#define regBIF_BX1_BIF_RB_WPTR_ADDR_LO_BASE_IDX                                                         2
8800#define regBIF_BX1_MAILBOX_INDEX                                                                        0x0135
8801#define regBIF_BX1_MAILBOX_INDEX_BASE_IDX                                                               2
8802#define regBIF_BX1_BIF_GFX_SDMA_GPUIOV_CFG_SIZE                                                         0x0145
8803#define regBIF_BX1_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX                                                2
8804#define regBIF_BX1_BIF_PERSTB_PAD_CNTL                                                                  0x0148
8805#define regBIF_BX1_BIF_PERSTB_PAD_CNTL_BASE_IDX                                                         2
8806#define regBIF_BX1_BIF_PX_EN_PAD_CNTL                                                                   0x0149
8807#define regBIF_BX1_BIF_PX_EN_PAD_CNTL_BASE_IDX                                                          2
8808#define regBIF_BX1_BIF_REFPADKIN_PAD_CNTL                                                               0x014a
8809#define regBIF_BX1_BIF_REFPADKIN_PAD_CNTL_BASE_IDX                                                      2
8810#define regBIF_BX1_BIF_CLKREQB_PAD_CNTL                                                                 0x014b
8811#define regBIF_BX1_BIF_CLKREQB_PAD_CNTL_BASE_IDX                                                        2
8812#define regBIF_BX1_BIF_PWRBRK_PAD_CNTL                                                                  0x014c
8813#define regBIF_BX1_BIF_PWRBRK_PAD_CNTL_BASE_IDX                                                         2
8814
8815
8816// addressBlock: nbio_nbif0_rcc_strap_BIFDEC1
8817// base address: 0x0
8818#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP0                                                              0x0015
8819#define regRCC_STRAP1_RCC_DEV0_EPF0_STRAP0_BASE_IDX                                                     2
8820
8821
8822// addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1:1
8823// base address: 0x0
8824#define regBIF_BX_PF1_BIF_BME_STATUS                                                                    0x00eb
8825#define regBIF_BX_PF1_BIF_BME_STATUS_BASE_IDX                                                           2
8826#define regBIF_BX_PF1_BIF_ATOMIC_ERR_LOG                                                                0x00ec
8827#define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH                                              0x00f3
8828#define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX                                     2
8829#define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW                                               0x00f4
8830#define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX                                      2
8831#define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_CNTL                                                   0x00f5
8832#define regBIF_BX_PF1_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX                                          2
8833#define regBIF_BX_PF1_HDP_REG_COHERENCY_FLUSH_CNTL                                                      0x00f6
8834#define regBIF_BX_PF1_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX                                             2
8835#define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_CNTL                                                      0x00f7
8836#define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX                                             2
8837#define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL                                                 0x00f9
8838#define regBIF_BX_PF1_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX                                        2
8839#define regBIF_BX_PF1_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL                                            0x00fa
8840#define regBIF_BX_PF1_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX                                   2
8841#define regBIF_BX_PF1_GPU_HDP_FLUSH_ONLY_REQ                                                            0x0104
8842#define regBIF_BX_PF1_GPU_HDP_FLUSH_ONLY_REQ_BASE_IDX                                                   2
8843#define regBIF_BX_PF1_GPU_HDP_INVALIDATE_ONLY_REQ                                                       0x0105
8844#define regBIF_BX_PF1_GPU_HDP_INVALIDATE_ONLY_REQ_BASE_IDX                                              2
8845#define regBIF_BX_PF1_GPU_HDP_FLUSH_REQ                                                                 0x0106
8846#define regBIF_BX_PF1_GPU_HDP_FLUSH_REQ_BASE_IDX                                                        2
8847#define regBIF_BX_PF1_GPU_HDP_FLUSH_DONE                                                                0x0107
8848#define regBIF_BX_PF1_GPU_HDP_FLUSH_DONE_BASE_IDX                                                       2
8849#define regBIF_BX_PF1_BIF_TRANS_PENDING                                                                 0x0108
8850#define regBIF_BX_PF1_BIF_TRANS_PENDING_BASE_IDX                                                        2
8851#define regBIF_BX_PF1_NBIF_GFX_ADDR_LUT_BYPASS                                                          0x0112
8852#define regBIF_BX_PF1_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX                                                 2
8853#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW0                                                            0x0136
8854#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX                                                   2
8855#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW1                                                            0x0137
8856#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX                                                   2
8857#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW2                                                            0x0138
8858#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX                                                   2
8859#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW3                                                            0x0139
8860#define regBIF_BX_PF1_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX                                                   2
8861#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW0                                                            0x013a
8862#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX                                                   2
8863#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW1                                                            0x013b
8864#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX                                                   2
8865#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW2                                                            0x013c
8866#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX                                                   2
8867#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW3                                                            0x013d
8868#define regBIF_BX_PF1_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX                                                   2
8869#define regBIF_BX_PF1_MAILBOX_CONTROL                                                                   0x013e
8870#define regBIF_BX_PF1_MAILBOX_CONTROL_BASE_IDX                                                          2
8871#define regBIF_BX_PF1_MAILBOX_INT_CNTL                                                                  0x013f
8872#define regBIF_BX_PF1_MAILBOX_INT_CNTL_BASE_IDX                                                         2
8873#define regBIF_BX_PF1_BIF_VMHV_MAILBOX                                                                  0x0140
8874#define regBIF_BX_PF1_BIF_VMHV_MAILBOX_BASE_IDX                                                         2
8875
8876
8877// addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1
8878// base address: 0x0
8879#define regRCC_DEV0_EPF0_0_RCC_DOORBELL_APER_EN                                                         0x00c0
8880#define regRCC_DEV0_EPF0_0_RCC_DOORBELL_APER_EN_BASE_IDX                                                2
8881#define regRCC_DEV0_EPF0_0_RCC_CONFIG_MEMSIZE                                                           0x00c3
8882#define regRCC_DEV0_EPF0_0_RCC_CONFIG_MEMSIZE_BASE_IDX                                                  2
8883
8884
8885// addressBlock: nbio_nbif0_rcc_strap_BIFDEC1:1
8886// base address: 0x10120000
8887#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP0                                                              0x8d35
8888#define regRCC_STRAP2_RCC_DEV0_EPF0_STRAP0_BASE_IDX                                                     5
8889
8890
8891// addressBlock: nbio_nbif0_gdc_GDCDEC
8892// base address: 0x1400000
8893#define regGDC0_A2S_QUEUE_FIFO_ARB_CNTL                                                                 0x4f0ae7
8894#define regGDC0_A2S_QUEUE_FIFO_ARB_CNTL_BASE_IDX                                                        3
8895#define regGDC0_NBIF_GFX_DOORBELL_STATUS                                                                0x4f0aef
8896#define regGDC0_NBIF_GFX_DOORBELL_STATUS_BASE_IDX                                                       3
8897#define regGDC0_BIF_SDMA0_DOORBELL_RANGE                                                                0x4f0af0
8898#define regGDC0_BIF_SDMA0_DOORBELL_RANGE_BASE_IDX                                                       3
8899#define regGDC0_BIF_SDMA1_DOORBELL_RANGE                                                                0x4f0af1
8900#define regGDC0_BIF_SDMA1_DOORBELL_RANGE_BASE_IDX                                                       3
8901#define regGDC0_BIF_IH_DOORBELL_RANGE                                                                   0x4f0af2
8902#define regGDC0_BIF_IH_DOORBELL_RANGE_BASE_IDX                                                          3
8903#define regGDC0_BIF_VCN0_DOORBELL_RANGE                                                                 0x4f0af3
8904#define regGDC0_BIF_VCN0_DOORBELL_RANGE_BASE_IDX                                                        3
8905#define regGDC0_BIF_VPE1_DOORBELL_RANGE                                                                 0x4f0af4
8906#define regGDC0_BIF_VPE1_DOORBELL_RANGE_BASE_IDX                                                        3
8907#define regGDC0_BIF_RLC_DOORBELL_RANGE                                                                  0x4f0af5
8908#define regGDC0_BIF_RLC_DOORBELL_RANGE_BASE_IDX                                                         3
8909#define regGDC0_BIF_SDMA2_DOORBELL_RANGE                                                                0x4f0af6
8910#define regGDC0_BIF_SDMA2_DOORBELL_RANGE_BASE_IDX                                                       3
8911#define regGDC0_BIF_SDMA3_DOORBELL_RANGE                                                                0x4f0af7
8912#define regGDC0_BIF_SDMA3_DOORBELL_RANGE_BASE_IDX                                                       3
8913#define regGDC0_BIF_VCN1_DOORBELL_RANGE                                                                 0x4f0af8
8914#define regGDC0_BIF_VCN1_DOORBELL_RANGE_BASE_IDX                                                        3
8915#define regGDC0_BIF_SDMA4_DOORBELL_RANGE                                                                0x4f0af9
8916#define regGDC0_BIF_SDMA4_DOORBELL_RANGE_BASE_IDX                                                       3
8917#define regGDC0_BIF_SDMA5_DOORBELL_RANGE                                                                0x4f0afa
8918#define regGDC0_BIF_SDMA5_DOORBELL_RANGE_BASE_IDX                                                       3
8919#define regGDC0_BIF_CSDMA_DOORBELL_RANGE                                                                0x4f0afb
8920#define regGDC0_BIF_CSDMA_DOORBELL_RANGE_BASE_IDX                                                       3
8921#define regGDC0_BIF_VPE_DOORBELL_RANGE                                                                  0x4f0afc
8922#define regGDC0_BIF_VPE_DOORBELL_RANGE_BASE_IDX                                                         3
8923#define regGDC0_ATDMA_MISC_CNTL                                                                         0x4f0afd
8924#define regGDC0_ATDMA_MISC_CNTL_BASE_IDX                                                                3
8925#define regGDC0_BIF_DOORBELL_FENCE_CNTL                                                                 0x4f0afe
8926#define regGDC0_BIF_DOORBELL_FENCE_CNTL_BASE_IDX                                                        3
8927#define regGDC0_S2A_MISC_CNTL                                                                           0x4f0aff
8928#define regGDC0_S2A_MISC_CNTL_BASE_IDX                                                                  3
8929
8930
8931// addressBlock: nbio_nbif0_gdc_GDC_LINEAR_REGION
8932// base address: 0x1400000
8933#define regGDC1_A2S_QUEUE_FIFO_ARB_CNTL                                                                 0x4f246c
8934#define regGDC1_A2S_QUEUE_FIFO_ARB_CNTL_BASE_IDX                                                        3
8935#define regGDC1_NBIF_GFX_DOORBELL_STATUS                                                                0x4f2476
8936#define regGDC1_NBIF_GFX_DOORBELL_STATUS_BASE_IDX                                                       3
8937#define regGDC1_BIF_SDMA0_DOORBELL_RANGE                                                                0x4f2477
8938#define regGDC1_BIF_SDMA0_DOORBELL_RANGE_BASE_IDX                                                       3
8939#define regGDC1_BIF_SDMA1_DOORBELL_RANGE                                                                0x4f2478
8940#define regGDC1_BIF_SDMA1_DOORBELL_RANGE_BASE_IDX                                                       3
8941#define regGDC1_BIF_IH_DOORBELL_RANGE                                                                   0x4f2479
8942#define regGDC1_BIF_IH_DOORBELL_RANGE_BASE_IDX                                                          3
8943#define regGDC1_BIF_VCN0_DOORBELL_RANGE                                                                 0x4f247a
8944#define regGDC1_BIF_VCN0_DOORBELL_RANGE_BASE_IDX                                                        3
8945#define regGDC1_BIF_RLC_DOORBELL_RANGE                                                                  0x4f247b
8946#define regGDC1_BIF_RLC_DOORBELL_RANGE_BASE_IDX                                                         3
8947#define regGDC1_BIF_SDMA2_DOORBELL_RANGE                                                                0x4f247c
8948#define regGDC1_BIF_SDMA2_DOORBELL_RANGE_BASE_IDX                                                       3
8949#define regGDC1_BIF_SDMA3_DOORBELL_RANGE                                                                0x4f247d
8950#define regGDC1_BIF_SDMA3_DOORBELL_RANGE_BASE_IDX                                                       3
8951#define regGDC1_BIF_VCN1_DOORBELL_RANGE                                                                 0x4f247e
8952#define regGDC1_BIF_VCN1_DOORBELL_RANGE_BASE_IDX                                                        3
8953#define regGDC1_BIF_SDMA4_DOORBELL_RANGE                                                                0x4f247f
8954#define regGDC1_BIF_SDMA4_DOORBELL_RANGE_BASE_IDX                                                       3
8955#define regGDC1_BIF_SDMA5_DOORBELL_RANGE                                                                0x4f2480
8956#define regGDC1_BIF_SDMA5_DOORBELL_RANGE_BASE_IDX                                                       3
8957#define regGDC1_BIF_CSDMA_DOORBELL_RANGE                                                                0x4f2481
8958#define regGDC1_BIF_CSDMA_DOORBELL_RANGE_BASE_IDX                                                       3
8959#define regGDC1_BIF_VPE_DOORBELL_RANGE                                                                  0x4f2482
8960#define regGDC1_BIF_VPE_DOORBELL_RANGE_BASE_IDX                                                         3
8961#define regGDC1_ATDMA_MISC_CNTL                                                                         0x4f2483
8962#define regGDC1_ATDMA_MISC_CNTL_BASE_IDX                                                                3
8963#define regGDC1_BIF_DOORBELL_FENCE_CNTL                                                                 0x4f2484
8964#define regGDC1_BIF_DOORBELL_FENCE_CNTL_BASE_IDX                                                        3
8965#define regGDC1_S2A_MISC_CNTL                                                                           0x4f2485
8966#define regGDC1_S2A_MISC_CNTL_BASE_IDX                                                                  3
8967
8968
8969// addressBlock: nbio_nbif0_bif_bx_SYSDEC
8970// base address: 0xd0000000
8971#define regBIF_BX2_PCIE_INDEX                                                                           0x2ffc000c
8972#define regBIF_BX2_PCIE_INDEX_BASE_IDX                                                                  5
8973#define regBIF_BX2_PCIE_DATA                                                                            0x2ffc000d
8974#define regBIF_BX2_PCIE_DATA_BASE_IDX                                                                   5
8975#define regBIF_BX2_PCIE_INDEX2                                                                          0x2ffc000e
8976#define regBIF_BX2_PCIE_INDEX2_BASE_IDX                                                                 5
8977#define regBIF_BX2_PCIE_DATA2                                                                           0x2ffc000f
8978#define regBIF_BX2_PCIE_DATA2_BASE_IDX                                                                  5
8979#define regBIF_BX2_SBIOS_SCRATCH_0                                                                      0x2ffc0048
8980#define regBIF_BX2_SBIOS_SCRATCH_0_BASE_IDX                                                             5
8981#define regBIF_BX2_SBIOS_SCRATCH_1                                                                      0x2ffc0049
8982#define regBIF_BX2_SBIOS_SCRATCH_1_BASE_IDX                                                             5
8983#define regBIF_BX2_SBIOS_SCRATCH_2                                                                      0x2ffc004a
8984#define regBIF_BX2_SBIOS_SCRATCH_2_BASE_IDX                                                             5
8985#define regBIF_BX2_SBIOS_SCRATCH_3                                                                      0x2ffc004b
8986#define regBIF_BX2_SBIOS_SCRATCH_3_BASE_IDX                                                             5
8987#define regBIF_BX2_BIOS_SCRATCH_0                                                                       0x2ffc004c
8988#define regBIF_BX2_BIOS_SCRATCH_0_BASE_IDX                                                              5
8989#define regBIF_BX2_BIOS_SCRATCH_1                                                                       0x2ffc004d
8990#define regBIF_BX2_BIOS_SCRATCH_1_BASE_IDX                                                              5
8991#define regBIF_BX2_BIOS_SCRATCH_2                                                                       0x2ffc004e
8992#define regBIF_BX2_BIOS_SCRATCH_2_BASE_IDX                                                              5
8993#define regBIF_BX2_BIOS_SCRATCH_3                                                                       0x2ffc004f
8994#define regBIF_BX2_BIOS_SCRATCH_3_BASE_IDX                                                              5
8995#define regBIF_BX2_BIOS_SCRATCH_4                                                                       0x2ffc0050
8996#define regBIF_BX2_BIOS_SCRATCH_4_BASE_IDX                                                              5
8997#define regBIF_BX2_BIOS_SCRATCH_5                                                                       0x2ffc0051
8998#define regBIF_BX2_BIOS_SCRATCH_5_BASE_IDX                                                              5
8999#define regBIF_BX2_BIOS_SCRATCH_6                                                                       0x2ffc0052
9000#define regBIF_BX2_BIOS_SCRATCH_6_BASE_IDX                                                              5
9001#define regBIF_BX2_BIOS_SCRATCH_7                                                                       0x2ffc0053
9002#define regBIF_BX2_BIOS_SCRATCH_7_BASE_IDX                                                              5
9003#define regBIF_BX2_BIOS_SCRATCH_8                                                                       0x2ffc0054
9004#define regBIF_BX2_BIOS_SCRATCH_8_BASE_IDX                                                              5
9005#define regBIF_BX2_BIOS_SCRATCH_9                                                                       0x2ffc0055
9006#define regBIF_BX2_BIOS_SCRATCH_9_BASE_IDX                                                              5
9007#define regBIF_BX2_BIOS_SCRATCH_10                                                                      0x2ffc0056
9008#define regBIF_BX2_BIOS_SCRATCH_10_BASE_IDX                                                             5
9009#define regBIF_BX2_BIOS_SCRATCH_11                                                                      0x2ffc0057
9010#define regBIF_BX2_BIOS_SCRATCH_11_BASE_IDX                                                             5
9011#define regBIF_BX2_BIOS_SCRATCH_12                                                                      0x2ffc0058
9012#define regBIF_BX2_BIOS_SCRATCH_12_BASE_IDX                                                             5
9013#define regBIF_BX2_BIOS_SCRATCH_13                                                                      0x2ffc0059
9014#define regBIF_BX2_BIOS_SCRATCH_13_BASE_IDX                                                             5
9015#define regBIF_BX2_BIOS_SCRATCH_14                                                                      0x2ffc005a
9016#define regBIF_BX2_BIOS_SCRATCH_14_BASE_IDX                                                             5
9017#define regBIF_BX2_BIOS_SCRATCH_15                                                                      0x2ffc005b
9018#define regBIF_BX2_BIOS_SCRATCH_15_BASE_IDX                                                             5
9019#define regBIF_BX2_BIF_RLC_INTR_CNTL                                                                    0x2ffc0060
9020#define regBIF_BX2_BIF_RLC_INTR_CNTL_BASE_IDX                                                           5
9021#define regBIF_BX2_BIF_VCE_INTR_CNTL                                                                    0x2ffc0061
9022#define regBIF_BX2_BIF_VCE_INTR_CNTL_BASE_IDX                                                           5
9023#define regBIF_BX2_BIF_UVD_INTR_CNTL                                                                    0x2ffc0062
9024#define regBIF_BX2_BIF_UVD_INTR_CNTL_BASE_IDX                                                           5
9025#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR0                                                                0x2ffc0080
9026#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR0_BASE_IDX                                                       5
9027#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR0                                                          0x2ffc0081
9028#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR0_BASE_IDX                                                 5
9029#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR1                                                                0x2ffc0082
9030#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR1_BASE_IDX                                                       5
9031#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR1                                                          0x2ffc0083
9032#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR1_BASE_IDX                                                 5
9033#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR2                                                                0x2ffc0084
9034#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR2_BASE_IDX                                                       5
9035#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR2                                                          0x2ffc0085
9036#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR2_BASE_IDX                                                 5
9037#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR3                                                                0x2ffc0086
9038#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR3_BASE_IDX                                                       5
9039#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR3                                                          0x2ffc0087
9040#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR3_BASE_IDX                                                 5
9041#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR4                                                                0x2ffc0088
9042#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR4_BASE_IDX                                                       5
9043#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR4                                                          0x2ffc0089
9044#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR4_BASE_IDX                                                 5
9045#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR5                                                                0x2ffc008a
9046#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR5_BASE_IDX                                                       5
9047#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR5                                                          0x2ffc008b
9048#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR5_BASE_IDX                                                 5
9049#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR6                                                                0x2ffc008c
9050#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR6_BASE_IDX                                                       5
9051#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR6                                                          0x2ffc008d
9052#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR6_BASE_IDX                                                 5
9053#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR7                                                                0x2ffc008e
9054#define regBIF_BX2_GFX_MMIOREG_CAM_ADDR7_BASE_IDX                                                       5
9055#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR7                                                          0x2ffc008f
9056#define regBIF_BX2_GFX_MMIOREG_CAM_REMAP_ADDR7_BASE_IDX                                                 5
9057#define regBIF_BX2_GFX_MMIOREG_CAM_CNTL                                                                 0x2ffc0090
9058#define regBIF_BX2_GFX_MMIOREG_CAM_CNTL_BASE_IDX                                                        5
9059#define regBIF_BX2_GFX_MMIOREG_CAM_ZERO_CPL                                                             0x2ffc0091
9060#define regBIF_BX2_GFX_MMIOREG_CAM_ZERO_CPL_BASE_IDX                                                    5
9061#define regBIF_BX2_GFX_MMIOREG_CAM_ONE_CPL                                                              0x2ffc0092
9062#define regBIF_BX2_GFX_MMIOREG_CAM_ONE_CPL_BASE_IDX                                                     5
9063#define regBIF_BX2_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL                                                     0x2ffc0093
9064#define regBIF_BX2_GFX_MMIOREG_CAM_PROGRAMMABLE_CPL_BASE_IDX                                            5
9065
9066
9067// addressBlock: nbio_nbif0_rcc_dwn_dev0_BIFDEC1
9068// base address: 0xd0000000
9069#define regRCC_DWN_DEV0_3_DN_PCIE_RESERVED                                                              0x2ffc0d70
9070#define regRCC_DWN_DEV0_3_DN_PCIE_RESERVED_BASE_IDX                                                     5
9071#define regRCC_DWN_DEV0_3_DN_PCIE_SCRATCH                                                               0x2ffc0d71
9072#define regRCC_DWN_DEV0_3_DN_PCIE_SCRATCH_BASE_IDX                                                      5
9073#define regRCC_DWN_DEV0_3_DN_PCIE_CNTL                                                                  0x2ffc0d73
9074#define regRCC_DWN_DEV0_3_DN_PCIE_CNTL_BASE_IDX                                                         5
9075#define regRCC_DWN_DEV0_3_DN_PCIE_CONFIG_CNTL                                                           0x2ffc0d74
9076#define regRCC_DWN_DEV0_3_DN_PCIE_CONFIG_CNTL_BASE_IDX                                                  5
9077#define regRCC_DWN_DEV0_3_DN_PCIE_RX_CNTL2                                                              0x2ffc0d75
9078#define regRCC_DWN_DEV0_3_DN_PCIE_RX_CNTL2_BASE_IDX                                                     5
9079#define regRCC_DWN_DEV0_3_DN_PCIE_BUS_CNTL                                                              0x2ffc0d76
9080#define regRCC_DWN_DEV0_3_DN_PCIE_BUS_CNTL_BASE_IDX                                                     5
9081#define regRCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL                                                              0x2ffc0d77
9082#define regRCC_DWN_DEV0_3_DN_PCIE_CFG_CNTL_BASE_IDX                                                     5
9083
9084
9085// addressBlock: nbio_nbif0_rcc_dwnp_dev0_BIFDEC1
9086// base address: 0xd0000000
9087#define regRCC_DWNP_DEV0_3_PCIE_ERR_CNTL                                                                0x2ffc0d7c
9088#define regRCC_DWNP_DEV0_3_PCIE_ERR_CNTL_BASE_IDX                                                       5
9089#define regRCC_DWNP_DEV0_3_PCIE_RX_CNTL                                                                 0x2ffc0d7d
9090#define regRCC_DWNP_DEV0_3_PCIE_RX_CNTL_BASE_IDX                                                        5
9091#define regRCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL                                                           0x2ffc0d7e
9092#define regRCC_DWNP_DEV0_3_PCIE_LC_SPEED_CNTL_BASE_IDX                                                  5
9093#define regRCC_DWNP_DEV0_3_PCIE_LC_CNTL2                                                                0x2ffc0d7f
9094#define regRCC_DWNP_DEV0_3_PCIE_LC_CNTL2_BASE_IDX                                                       5
9095#define regRCC_DWNP_DEV0_3_LTR_MSG_INFO_FROM_EP                                                         0x2ffc0d81
9096#define regRCC_DWNP_DEV0_3_LTR_MSG_INFO_FROM_EP_BASE_IDX                                                5
9097
9098
9099// addressBlock: nbio_nbif0_rcc_ep_dev0_BIFDEC1
9100// base address: 0xd0000000
9101#define regRCC_EP_DEV0_3_EP_PCIE_SCRATCH                                                                0x2ffc0d56
9102#define regRCC_EP_DEV0_3_EP_PCIE_SCRATCH_BASE_IDX                                                       5
9103#define regRCC_EP_DEV0_3_EP_PCIE_CNTL                                                                   0x2ffc0d58
9104#define regRCC_EP_DEV0_3_EP_PCIE_CNTL_BASE_IDX                                                          5
9105#define regRCC_EP_DEV0_3_EP_PCIE_INT_CNTL                                                               0x2ffc0d59
9106#define regRCC_EP_DEV0_3_EP_PCIE_INT_CNTL_BASE_IDX                                                      5
9107#define regRCC_EP_DEV0_3_EP_PCIE_INT_STATUS                                                             0x2ffc0d5a
9108#define regRCC_EP_DEV0_3_EP_PCIE_INT_STATUS_BASE_IDX                                                    5
9109#define regRCC_EP_DEV0_3_EP_PCIE_RX_CNTL2                                                               0x2ffc0d5b
9110#define regRCC_EP_DEV0_3_EP_PCIE_RX_CNTL2_BASE_IDX                                                      5
9111#define regRCC_EP_DEV0_3_EP_PCIE_BUS_CNTL                                                               0x2ffc0d5c
9112#define regRCC_EP_DEV0_3_EP_PCIE_BUS_CNTL_BASE_IDX                                                      5
9113#define regRCC_EP_DEV0_3_EP_PCIE_CFG_CNTL                                                               0x2ffc0d5d
9114#define regRCC_EP_DEV0_3_EP_PCIE_CFG_CNTL_BASE_IDX                                                      5
9115#define regRCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL                                                            0x2ffc0d5f
9116#define regRCC_EP_DEV0_3_EP_PCIE_TX_LTR_CNTL_BASE_IDX                                                   5
9117#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0                                               0x2ffc0d60
9118#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      5
9119#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1                                               0x2ffc0d60
9120#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      5
9121#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2                                               0x2ffc0d60
9122#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      5
9123#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3                                               0x2ffc0d60
9124#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      5
9125#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4                                               0x2ffc0d61
9126#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      5
9127#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5                                               0x2ffc0d61
9128#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      5
9129#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6                                               0x2ffc0d61
9130#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      5
9131#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7                                               0x2ffc0d61
9132#define regRCC_EP_DEV0_2_PCIE_F1_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      5
9133#define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP                                                             0x2ffc0d65
9134#define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_CAP_BASE_IDX                                                    5
9135#define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_LATENCY_INDICATOR                                               0x2ffc0d66
9136#define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_LATENCY_INDICATOR_BASE_IDX                                      5
9137#define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_CNTL                                                            0x2ffc0d66
9138#define regRCC_EP_DEV0_3_EP_PCIE_F0_DPA_CNTL_BASE_IDX                                                   5
9139#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0                                               0x2ffc0d66
9140#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_0_BASE_IDX                                      5
9141#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1                                               0x2ffc0d67
9142#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_1_BASE_IDX                                      5
9143#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2                                               0x2ffc0d67
9144#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_2_BASE_IDX                                      5
9145#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3                                               0x2ffc0d67
9146#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_3_BASE_IDX                                      5
9147#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4                                               0x2ffc0d67
9148#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_4_BASE_IDX                                      5
9149#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5                                               0x2ffc0d68
9150#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_5_BASE_IDX                                      5
9151#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6                                               0x2ffc0d68
9152#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_6_BASE_IDX                                      5
9153#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7                                               0x2ffc0d68
9154#define regRCC_EP_DEV0_3_PCIE_F0_DPA_SUBSTATE_PWR_ALLOC_7_BASE_IDX                                      5
9155#define regRCC_EP_DEV0_3_EP_PCIE_PME_CONTROL                                                            0x2ffc0d68
9156#define regRCC_EP_DEV0_3_EP_PCIE_PME_CONTROL_BASE_IDX                                                   5
9157#define regRCC_EP_DEV0_3_EP_PCIEP_RESERVED                                                              0x2ffc0d69
9158#define regRCC_EP_DEV0_3_EP_PCIEP_RESERVED_BASE_IDX                                                     5
9159#define regRCC_EP_DEV0_3_EP_PCIE_TX_CNTL                                                                0x2ffc0d6b
9160#define regRCC_EP_DEV0_3_EP_PCIE_TX_CNTL_BASE_IDX                                                       5
9161#define regRCC_EP_DEV0_3_EP_PCIE_TX_REQUESTER_ID                                                        0x2ffc0d6c
9162#define regRCC_EP_DEV0_3_EP_PCIE_TX_REQUESTER_ID_BASE_IDX                                               5
9163#define regRCC_EP_DEV0_3_EP_PCIE_ERR_CNTL                                                               0x2ffc0d6d
9164#define regRCC_EP_DEV0_3_EP_PCIE_ERR_CNTL_BASE_IDX                                                      5
9165#define regRCC_EP_DEV0_3_EP_PCIE_RX_CNTL                                                                0x2ffc0d6e
9166#define regRCC_EP_DEV0_3_EP_PCIE_RX_CNTL_BASE_IDX                                                       5
9167#define regRCC_EP_DEV0_3_EP_PCIE_LC_SPEED_CNTL                                                          0x2ffc0d6f
9168#define regRCC_EP_DEV0_3_EP_PCIE_LC_SPEED_CNTL_BASE_IDX                                                 5
9169
9170
9171// addressBlock: nbio_nbif0_bif_bx_pf_SYSPFVFDEC
9172// base address: 0xd0000000
9173#define regBIF_BX_PF2_MM_INDEX                                                                          0x2ffc0000
9174#define regBIF_BX_PF2_MM_INDEX_BASE_IDX                                                                 5
9175#define regBIF_BX_PF2_MM_DATA                                                                           0x2ffc0001
9176#define regBIF_BX_PF2_MM_DATA_BASE_IDX                                                                  5
9177#define regBIF_BX_PF2_MM_INDEX_HI                                                                       0x2ffc0006
9178#define regBIF_BX_PF2_MM_INDEX_HI_BASE_IDX                                                              5
9179
9180
9181// addressBlock: nbio_nbif0_bif_bx_BIFDEC1
9182// base address: 0xd0000000
9183#define regBIF_BX2_BIF_MM_INDACCESS_CNTL                                                                0x2ffc0e06
9184#define regBIF_BX2_BIF_MM_INDACCESS_CNTL_BASE_IDX                                                       5
9185#define regBIF_BX2_BUS_CNTL                                                                             0x2ffc0e07
9186#define regBIF_BX2_BUS_CNTL_BASE_IDX                                                                    5
9187#define regBIF_BX2_BIF_SCRATCH0                                                                         0x2ffc0e08
9188#define regBIF_BX2_BIF_SCRATCH0_BASE_IDX                                                                5
9189#define regBIF_BX2_BIF_SCRATCH1                                                                         0x2ffc0e09
9190#define regBIF_BX2_BIF_SCRATCH1_BASE_IDX                                                                5
9191#define regBIF_BX2_BX_RESET_EN                                                                          0x2ffc0e0d
9192#define regBIF_BX2_BX_RESET_EN_BASE_IDX                                                                 5
9193#define regBIF_BX2_MM_CFGREGS_CNTL                                                                      0x2ffc0e0e
9194#define regBIF_BX2_MM_CFGREGS_CNTL_BASE_IDX                                                             5
9195#define regBIF_BX2_BX_RESET_CNTL                                                                        0x2ffc0e10
9196#define regBIF_BX2_BX_RESET_CNTL_BASE_IDX                                                               5
9197#define regBIF_BX2_INTERRUPT_CNTL                                                                       0x2ffc0e11
9198#define regBIF_BX2_INTERRUPT_CNTL_BASE_IDX                                                              5
9199#define regBIF_BX2_INTERRUPT_CNTL2                                                                      0x2ffc0e12
9200#define regBIF_BX2_INTERRUPT_CNTL2_BASE_IDX                                                             5
9201#define regBIF_BX2_CLKREQB_PAD_CNTL                                                                     0x2ffc0e18
9202#define regBIF_BX2_CLKREQB_PAD_CNTL_BASE_IDX                                                            5
9203#define regBIF_BX2_BIF_FEATURES_CONTROL_MISC                                                            0x2ffc0e1b
9204#define regBIF_BX2_BIF_FEATURES_CONTROL_MISC_BASE_IDX                                                   5
9205#define regBIF_BX2_HDP_ATOMIC_CONTROL_MISC                                                              0x2ffc0e1c
9206#define regBIF_BX2_HDP_ATOMIC_CONTROL_MISC_BASE_IDX                                                     5
9207#define regBIF_BX2_BIF_DOORBELL_CNTL                                                                    0x2ffc0e1d
9208#define regBIF_BX2_BIF_DOORBELL_CNTL_BASE_IDX                                                           5
9209#define regBIF_BX2_BIF_DOORBELL_INT_CNTL                                                                0x2ffc0e1e
9210#define regBIF_BX2_BIF_DOORBELL_INT_CNTL_BASE_IDX                                                       5
9211#define regBIF_BX2_BIF_FB_EN                                                                            0x2ffc0e20
9212#define regBIF_BX2_BIF_FB_EN_BASE_IDX                                                                   5
9213#define regBIF_BX2_BIF_INTR_CNTL                                                                        0x2ffc0e21
9214#define regBIF_BX2_BIF_INTR_CNTL_BASE_IDX                                                               5
9215#define regBIF_BX2_BIF_MST_TRANS_PENDING_VF                                                             0x2ffc0e29
9216#define regBIF_BX2_BIF_MST_TRANS_PENDING_VF_BASE_IDX                                                    5
9217#define regBIF_BX2_BIF_SLV_TRANS_PENDING_VF                                                             0x2ffc0e2a
9218#define regBIF_BX2_BIF_SLV_TRANS_PENDING_VF_BASE_IDX                                                    5
9219#define regBIF_BX2_BACO_CNTL                                                                            0x2ffc0e2b
9220#define regBIF_BX2_BACO_CNTL_BASE_IDX                                                                   5
9221#define regBIF_BX2_BIF_BACO_EXIT_TIME0                                                                  0x2ffc0e2c
9222#define regBIF_BX2_BIF_BACO_EXIT_TIME0_BASE_IDX                                                         5
9223#define regBIF_BX2_BIF_BACO_EXIT_TIMER1                                                                 0x2ffc0e2d
9224#define regBIF_BX2_BIF_BACO_EXIT_TIMER1_BASE_IDX                                                        5
9225#define regBIF_BX2_BIF_BACO_EXIT_TIMER2                                                                 0x2ffc0e2e
9226#define regBIF_BX2_BIF_BACO_EXIT_TIMER2_BASE_IDX                                                        5
9227#define regBIF_BX2_BIF_BACO_EXIT_TIMER3                                                                 0x2ffc0e2f
9228#define regBIF_BX2_BIF_BACO_EXIT_TIMER3_BASE_IDX                                                        5
9229#define regBIF_BX2_BIF_BACO_EXIT_TIMER4                                                                 0x2ffc0e30
9230#define regBIF_BX2_BIF_BACO_EXIT_TIMER4_BASE_IDX                                                        5
9231#define regBIF_BX2_MEM_TYPE_CNTL                                                                        0x2ffc0e31
9232#define regBIF_BX2_MEM_TYPE_CNTL_BASE_IDX                                                               5
9233#define regBIF_BX2_NBIF_GFX_ADDR_LUT_CNTL                                                               0x2ffc0e33
9234#define regBIF_BX2_NBIF_GFX_ADDR_LUT_CNTL_BASE_IDX                                                      5
9235#define regBIF_BX2_NBIF_GFX_ADDR_LUT_0                                                                  0x2ffc0e34
9236#define regBIF_BX2_NBIF_GFX_ADDR_LUT_0_BASE_IDX                                                         5
9237#define regBIF_BX2_NBIF_GFX_ADDR_LUT_1                                                                  0x2ffc0e35
9238#define regBIF_BX2_NBIF_GFX_ADDR_LUT_1_BASE_IDX                                                         5
9239#define regBIF_BX2_NBIF_GFX_ADDR_LUT_2                                                                  0x2ffc0e36
9240#define regBIF_BX2_NBIF_GFX_ADDR_LUT_2_BASE_IDX                                                         5
9241#define regBIF_BX2_NBIF_GFX_ADDR_LUT_3                                                                  0x2ffc0e37
9242#define regBIF_BX2_NBIF_GFX_ADDR_LUT_3_BASE_IDX                                                         5
9243#define regBIF_BX2_NBIF_GFX_ADDR_LUT_4                                                                  0x2ffc0e38
9244#define regBIF_BX2_NBIF_GFX_ADDR_LUT_4_BASE_IDX                                                         5
9245#define regBIF_BX2_NBIF_GFX_ADDR_LUT_5                                                                  0x2ffc0e39
9246#define regBIF_BX2_NBIF_GFX_ADDR_LUT_5_BASE_IDX                                                         5
9247#define regBIF_BX2_NBIF_GFX_ADDR_LUT_6                                                                  0x2ffc0e3a
9248#define regBIF_BX2_NBIF_GFX_ADDR_LUT_6_BASE_IDX                                                         5
9249#define regBIF_BX2_NBIF_GFX_ADDR_LUT_7                                                                  0x2ffc0e3b
9250#define regBIF_BX2_NBIF_GFX_ADDR_LUT_7_BASE_IDX                                                         5
9251#define regBIF_BX2_NBIF_GFX_ADDR_LUT_8                                                                  0x2ffc0e3c
9252#define regBIF_BX2_NBIF_GFX_ADDR_LUT_8_BASE_IDX                                                         5
9253#define regBIF_BX2_NBIF_GFX_ADDR_LUT_9                                                                  0x2ffc0e3d
9254#define regBIF_BX2_NBIF_GFX_ADDR_LUT_9_BASE_IDX                                                         5
9255#define regBIF_BX2_NBIF_GFX_ADDR_LUT_10                                                                 0x2ffc0e3e
9256#define regBIF_BX2_NBIF_GFX_ADDR_LUT_10_BASE_IDX                                                        5
9257#define regBIF_BX2_NBIF_GFX_ADDR_LUT_11                                                                 0x2ffc0e3f
9258#define regBIF_BX2_NBIF_GFX_ADDR_LUT_11_BASE_IDX                                                        5
9259#define regBIF_BX2_NBIF_GFX_ADDR_LUT_12                                                                 0x2ffc0e40
9260#define regBIF_BX2_NBIF_GFX_ADDR_LUT_12_BASE_IDX                                                        5
9261#define regBIF_BX2_NBIF_GFX_ADDR_LUT_13                                                                 0x2ffc0e41
9262#define regBIF_BX2_NBIF_GFX_ADDR_LUT_13_BASE_IDX                                                        5
9263#define regBIF_BX2_NBIF_GFX_ADDR_LUT_14                                                                 0x2ffc0e42
9264#define regBIF_BX2_NBIF_GFX_ADDR_LUT_14_BASE_IDX                                                        5
9265#define regBIF_BX2_NBIF_GFX_ADDR_LUT_15                                                                 0x2ffc0e43
9266#define regBIF_BX2_NBIF_GFX_ADDR_LUT_15_BASE_IDX                                                        5
9267#define regBIF_BX2_GFX_RST_CNTL                                                                         0x2ffc0e4a
9268#define regBIF_BX2_GFX_RST_CNTL_BASE_IDX                                                                5
9269#define regBIF_BX2_REMAP_HDP_MEM_FLUSH_CNTL                                                             0x2ffc0e4d
9270#define regBIF_BX2_REMAP_HDP_MEM_FLUSH_CNTL_BASE_IDX                                                    5
9271#define regBIF_BX2_REMAP_HDP_REG_FLUSH_CNTL                                                             0x2ffc0e4e
9272#define regBIF_BX2_REMAP_HDP_REG_FLUSH_CNTL_BASE_IDX                                                    5
9273#define regBIF_BX2_BIF_RB_CNTL                                                                          0x2ffc0e4f
9274#define regBIF_BX2_BIF_RB_CNTL_BASE_IDX                                                                 5
9275#define regBIF_BX2_BIF_RB_BASE                                                                          0x2ffc0e50
9276#define regBIF_BX2_BIF_RB_BASE_BASE_IDX                                                                 5
9277#define regBIF_BX2_BIF_RB_RPTR                                                                          0x2ffc0e51
9278#define regBIF_BX2_BIF_RB_RPTR_BASE_IDX                                                                 5
9279#define regBIF_BX2_BIF_RB_WPTR                                                                          0x2ffc0e52
9280#define regBIF_BX2_BIF_RB_WPTR_BASE_IDX                                                                 5
9281#define regBIF_BX2_BIF_RB_WPTR_ADDR_HI                                                                  0x2ffc0e53
9282#define regBIF_BX2_BIF_RB_WPTR_ADDR_HI_BASE_IDX                                                         5
9283#define regBIF_BX2_BIF_RB_WPTR_ADDR_LO                                                                  0x2ffc0e54
9284#define regBIF_BX2_BIF_RB_WPTR_ADDR_LO_BASE_IDX                                                         5
9285#define regBIF_BX2_MAILBOX_INDEX                                                                        0x2ffc0e55
9286#define regBIF_BX2_MAILBOX_INDEX_BASE_IDX                                                               5
9287#define regBIF_BX2_BIF_GFX_SDMA_GPUIOV_CFG_SIZE                                                         0x2ffc0e65
9288#define regBIF_BX2_BIF_GFX_SDMA_GPUIOV_CFG_SIZE_BASE_IDX                                                5
9289#define regBIF_BX2_BIF_PERSTB_PAD_CNTL                                                                  0x2ffc0e68
9290#define regBIF_BX2_BIF_PERSTB_PAD_CNTL_BASE_IDX                                                         5
9291#define regBIF_BX2_BIF_PX_EN_PAD_CNTL                                                                   0x2ffc0e69
9292#define regBIF_BX2_BIF_PX_EN_PAD_CNTL_BASE_IDX                                                          5
9293#define regBIF_BX2_BIF_REFPADKIN_PAD_CNTL                                                               0x2ffc0e6a
9294#define regBIF_BX2_BIF_REFPADKIN_PAD_CNTL_BASE_IDX                                                      5
9295#define regBIF_BX2_BIF_CLKREQB_PAD_CNTL                                                                 0x2ffc0e6b
9296#define regBIF_BX2_BIF_CLKREQB_PAD_CNTL_BASE_IDX                                                        5
9297#define regBIF_BX2_BIF_PWRBRK_PAD_CNTL                                                                  0x2ffc0e6c
9298#define regBIF_BX2_BIF_PWRBRK_PAD_CNTL_BASE_IDX                                                         5
9299
9300
9301// addressBlock: nbio_nbif0_rcc_strap_BIFDEC1
9302// base address: 0xd0000000
9303#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP0                                                              0x2ffc0d35
9304#define regRCC_STRAP3_RCC_DEV0_EPF0_STRAP0_BASE_IDX                                                     5
9305
9306
9307// addressBlock: nbio_nbif0_bif_bx_pf_BIFPFVFDEC1
9308// base address: 0xd0000000
9309#define regBIF_BX_PF2_BIF_BME_STATUS                                                                    0x2ffc0e0b
9310#define regBIF_BX_PF2_BIF_BME_STATUS_BASE_IDX                                                           5
9311#define regBIF_BX_PF2_BIF_ATOMIC_ERR_LOG                                                                0x2ffc0e0c
9312#define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH                                              0x2ffc0e13
9313#define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_HIGH_BASE_IDX                                     5
9314#define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW                                               0x2ffc0e14
9315#define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_BASE_LOW_BASE_IDX                                      5
9316#define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL                                                   0x2ffc0e15
9317#define regBIF_BX_PF2_DOORBELL_SELFRING_GPA_APER_CNTL_BASE_IDX                                          5
9318#define regBIF_BX_PF2_HDP_REG_COHERENCY_FLUSH_CNTL                                                      0x2ffc0e16
9319#define regBIF_BX_PF2_HDP_REG_COHERENCY_FLUSH_CNTL_BASE_IDX                                             5
9320#define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_CNTL                                                      0x2ffc0e17
9321#define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_CNTL_BASE_IDX                                             5
9322#define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL                                                 0x2ffc0e19
9323#define regBIF_BX_PF2_HDP_MEM_COHERENCY_FLUSH_ONLY_CNTL_BASE_IDX                                        5
9324#define regBIF_BX_PF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL                                            0x2ffc0e1a
9325#define regBIF_BX_PF2_HDP_MEM_COHERENCY_INVALIDATE_ONLY_CNTL_BASE_IDX                                   5
9326#define regBIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ                                                            0x2ffc0e24
9327#define regBIF_BX_PF2_GPU_HDP_FLUSH_ONLY_REQ_BASE_IDX                                                   5
9328#define regBIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ                                                       0x2ffc0e25
9329#define regBIF_BX_PF2_GPU_HDP_INVALIDATE_ONLY_REQ_BASE_IDX                                              5
9330#define regBIF_BX_PF2_GPU_HDP_FLUSH_REQ                                                                 0x2ffc0e26
9331#define regBIF_BX_PF2_GPU_HDP_FLUSH_REQ_BASE_IDX                                                        5
9332#define regBIF_BX_PF2_GPU_HDP_FLUSH_DONE                                                                0x2ffc0e27
9333#define regBIF_BX_PF2_GPU_HDP_FLUSH_DONE_BASE_IDX                                                       5
9334#define regBIF_BX_PF2_BIF_TRANS_PENDING                                                                 0x2ffc0e28
9335#define regBIF_BX_PF2_BIF_TRANS_PENDING_BASE_IDX                                                        5
9336#define regBIF_BX_PF2_NBIF_GFX_ADDR_LUT_BYPASS                                                          0x2ffc0e32
9337#define regBIF_BX_PF2_NBIF_GFX_ADDR_LUT_BYPASS_BASE_IDX                                                 5
9338#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW0                                                            0x2ffc0e56
9339#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW0_BASE_IDX                                                   5
9340#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW1                                                            0x2ffc0e57
9341#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW1_BASE_IDX                                                   5
9342#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW2                                                            0x2ffc0e58
9343#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW2_BASE_IDX                                                   5
9344#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW3                                                            0x2ffc0e59
9345#define regBIF_BX_PF2_MAILBOX_MSGBUF_TRN_DW3_BASE_IDX                                                   5
9346#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW0                                                            0x2ffc0e5a
9347#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW0_BASE_IDX                                                   5
9348#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW1                                                            0x2ffc0e5b
9349#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW1_BASE_IDX                                                   5
9350#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW2                                                            0x2ffc0e5c
9351#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW2_BASE_IDX                                                   5
9352#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW3                                                            0x2ffc0e5d
9353#define regBIF_BX_PF2_MAILBOX_MSGBUF_RCV_DW3_BASE_IDX                                                   5
9354#define regBIF_BX_PF2_MAILBOX_CONTROL                                                                   0x2ffc0e5e
9355#define regBIF_BX_PF2_MAILBOX_CONTROL_BASE_IDX                                                          5
9356#define regBIF_BX_PF2_MAILBOX_INT_CNTL                                                                  0x2ffc0e5f
9357#define regBIF_BX_PF2_MAILBOX_INT_CNTL_BASE_IDX                                                         5
9358#define regBIF_BX_PF2_BIF_VMHV_MAILBOX                                                                  0x2ffc0e60
9359#define regBIF_BX_PF2_BIF_VMHV_MAILBOX_BASE_IDX                                                         5
9360
9361
9362// addressBlock: nbio_nbif0_rcc_dev0_epf0_BIFPFVFDEC1[13440..14975]
9363// base address: 0xd0003480
9364#define regRCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN                                                         0x2ffc0de0
9365#define regRCC_DEV0_EPF0_1_RCC_DOORBELL_APER_EN_BASE_IDX                                                5
9366#define regRCC_DEV0_EPF0_1_RCC_CONFIG_MEMSIZE                                                           0x2ffc0de3
9367#define regRCC_DEV0_EPF0_1_RCC_CONFIG_MEMSIZE_BASE_IDX                                                  5
9368
9369
9370// addressBlock: nbio_nbif0_gdc_GDCDEC
9371// base address: 0xd0000000
9372#define regGDC2_A2S_QUEUE_FIFO_ARB_CNTL                                                                 0x2ffc0ee7
9373#define regGDC2_A2S_QUEUE_FIFO_ARB_CNTL_BASE_IDX                                                        5
9374#define regGDC2_NBIF_GFX_DOORBELL_STATUS                                                                0x2ffc0eef
9375#define regGDC2_NBIF_GFX_DOORBELL_STATUS_BASE_IDX                                                       5
9376#define regGDC2_BIF_SDMA0_DOORBELL_RANGE                                                                0x2ffc0ef0
9377#define regGDC2_BIF_SDMA0_DOORBELL_RANGE_BASE_IDX                                                       5
9378#define regGDC2_BIF_SDMA1_DOORBELL_RANGE                                                                0x2ffc0ef1
9379#define regGDC2_BIF_SDMA1_DOORBELL_RANGE_BASE_IDX                                                       5
9380#define regGDC2_BIF_IH_DOORBELL_RANGE                                                                   0x2ffc0ef2
9381#define regGDC2_BIF_IH_DOORBELL_RANGE_BASE_IDX                                                          5
9382#define regGDC2_BIF_VCN0_DOORBELL_RANGE                                                                 0x2ffc0ef3
9383#define regGDC2_BIF_VCN0_DOORBELL_RANGE_BASE_IDX                                                        5
9384#define regGDC2_BIF_RLC_DOORBELL_RANGE                                                                  0x2ffc0ef5
9385#define regGDC2_BIF_RLC_DOORBELL_RANGE_BASE_IDX                                                         5
9386#define regGDC2_BIF_SDMA2_DOORBELL_RANGE                                                                0x2ffc0ef6
9387#define regGDC2_BIF_SDMA2_DOORBELL_RANGE_BASE_IDX                                                       5
9388#define regGDC2_BIF_SDMA3_DOORBELL_RANGE                                                                0x2ffc0ef7
9389#define regGDC2_BIF_SDMA3_DOORBELL_RANGE_BASE_IDX                                                       5
9390#define regGDC2_BIF_VCN1_DOORBELL_RANGE                                                                 0x2ffc0ef8
9391#define regGDC2_BIF_VCN1_DOORBELL_RANGE_BASE_IDX                                                        5
9392#define regGDC2_BIF_SDMA4_DOORBELL_RANGE                                                                0x2ffc0ef9
9393#define regGDC2_BIF_SDMA4_DOORBELL_RANGE_BASE_IDX                                                       5
9394#define regGDC2_BIF_SDMA5_DOORBELL_RANGE                                                                0x2ffc0efa
9395#define regGDC2_BIF_SDMA5_DOORBELL_RANGE_BASE_IDX                                                       5
9396#define regGDC2_BIF_CSDMA_DOORBELL_RANGE                                                                0x2ffc0efb
9397#define regGDC2_BIF_CSDMA_DOORBELL_RANGE_BASE_IDX                                                       5
9398#define regGDC2_BIF_VPE_DOORBELL_RANGE                                                                  0x2ffc0efc
9399#define regGDC2_BIF_VPE_DOORBELL_RANGE_BASE_IDX                                                         5
9400#define regGDC2_ATDMA_MISC_CNTL                                                                         0x2ffc0efd
9401#define regGDC2_ATDMA_MISC_CNTL_BASE_IDX                                                                5
9402#define regGDC2_BIF_DOORBELL_FENCE_CNTL                                                                 0x2ffc0efe
9403#define regGDC2_BIF_DOORBELL_FENCE_CNTL_BASE_IDX                                                        5
9404
9405
9406#endif
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