tpc2_qm_regs.h

  1/* SPDX-License-Identifier: GPL-2.0
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  5 *
  6 */
  7
  8/************************************
  9 ** This is an auto-generated file **
 10 **       DO NOT EDIT BELOW        **
 11 ************************************/
 12
 13#ifndef ASIC_REG_TPC2_QM_REGS_H_
 14#define ASIC_REG_TPC2_QM_REGS_H_
 15
 16/*
 17 *****************************************
 18 *   TPC2_QM (Prototype: QMAN)
 19 *****************************************
 20 */
 21
 22#define mmTPC2_QM_GLBL_CFG0                                          0xE88000
 23
 24#define mmTPC2_QM_GLBL_CFG1                                          0xE88004
 25
 26#define mmTPC2_QM_GLBL_PROT                                          0xE88008
 27
 28#define mmTPC2_QM_GLBL_ERR_CFG                                       0xE8800C
 29
 30#define mmTPC2_QM_GLBL_ERR_ADDR_LO                                   0xE88010
 31
 32#define mmTPC2_QM_GLBL_ERR_ADDR_HI                                   0xE88014
 33
 34#define mmTPC2_QM_GLBL_ERR_WDATA                                     0xE88018
 35
 36#define mmTPC2_QM_GLBL_SECURE_PROPS                                  0xE8801C
 37
 38#define mmTPC2_QM_GLBL_NON_SECURE_PROPS                              0xE88020
 39
 40#define mmTPC2_QM_GLBL_STS0                                          0xE88024
 41
 42#define mmTPC2_QM_GLBL_STS1                                          0xE88028
 43
 44#define mmTPC2_QM_PQ_BASE_LO                                         0xE88060
 45
 46#define mmTPC2_QM_PQ_BASE_HI                                         0xE88064
 47
 48#define mmTPC2_QM_PQ_SIZE                                            0xE88068
 49
 50#define mmTPC2_QM_PQ_PI                                              0xE8806C
 51
 52#define mmTPC2_QM_PQ_CI                                              0xE88070
 53
 54#define mmTPC2_QM_PQ_CFG0                                            0xE88074
 55
 56#define mmTPC2_QM_PQ_CFG1                                            0xE88078
 57
 58#define mmTPC2_QM_PQ_ARUSER                                          0xE8807C
 59
 60#define mmTPC2_QM_PQ_PUSH0                                           0xE88080
 61
 62#define mmTPC2_QM_PQ_PUSH1                                           0xE88084
 63
 64#define mmTPC2_QM_PQ_PUSH2                                           0xE88088
 65
 66#define mmTPC2_QM_PQ_PUSH3                                           0xE8808C
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 68#define mmTPC2_QM_PQ_STS0                                            0xE88090
 69
 70#define mmTPC2_QM_PQ_STS1                                            0xE88094
 71
 72#define mmTPC2_QM_PQ_RD_RATE_LIM_EN                                  0xE880A0
 73
 74#define mmTPC2_QM_PQ_RD_RATE_LIM_RST_TOKEN                           0xE880A4
 75
 76#define mmTPC2_QM_PQ_RD_RATE_LIM_SAT                                 0xE880A8
 77
 78#define mmTPC2_QM_PQ_RD_RATE_LIM_TOUT                                0xE880AC
 79
 80#define mmTPC2_QM_CQ_CFG0                                            0xE880B0
 81
 82#define mmTPC2_QM_CQ_CFG1                                            0xE880B4
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 84#define mmTPC2_QM_CQ_ARUSER                                          0xE880B8
 85
 86#define mmTPC2_QM_CQ_PTR_LO                                          0xE880C0
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 88#define mmTPC2_QM_CQ_PTR_HI                                          0xE880C4
 89
 90#define mmTPC2_QM_CQ_TSIZE                                           0xE880C8
 91
 92#define mmTPC2_QM_CQ_CTL                                             0xE880CC
 93
 94#define mmTPC2_QM_CQ_PTR_LO_STS                                      0xE880D4
 95
 96#define mmTPC2_QM_CQ_PTR_HI_STS                                      0xE880D8
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 98#define mmTPC2_QM_CQ_TSIZE_STS                                       0xE880DC
 99
100#define mmTPC2_QM_CQ_CTL_STS                                         0xE880E0
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102#define mmTPC2_QM_CQ_STS0                                            0xE880E4
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104#define mmTPC2_QM_CQ_STS1                                            0xE880E8
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106#define mmTPC2_QM_CQ_RD_RATE_LIM_EN                                  0xE880F0
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108#define mmTPC2_QM_CQ_RD_RATE_LIM_RST_TOKEN                           0xE880F4
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110#define mmTPC2_QM_CQ_RD_RATE_LIM_SAT                                 0xE880F8
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112#define mmTPC2_QM_CQ_RD_RATE_LIM_TOUT                                0xE880FC
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114#define mmTPC2_QM_CQ_IFIFO_CNT                                       0xE88108
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116#define mmTPC2_QM_CP_MSG_BASE0_ADDR_LO                               0xE88120
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118#define mmTPC2_QM_CP_MSG_BASE0_ADDR_HI                               0xE88124
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120#define mmTPC2_QM_CP_MSG_BASE1_ADDR_LO                               0xE88128
121
122#define mmTPC2_QM_CP_MSG_BASE1_ADDR_HI                               0xE8812C
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124#define mmTPC2_QM_CP_MSG_BASE2_ADDR_LO                               0xE88130
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126#define mmTPC2_QM_CP_MSG_BASE2_ADDR_HI                               0xE88134
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128#define mmTPC2_QM_CP_MSG_BASE3_ADDR_LO                               0xE88138
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130#define mmTPC2_QM_CP_MSG_BASE3_ADDR_HI                               0xE8813C
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132#define mmTPC2_QM_CP_LDMA_TSIZE_OFFSET                               0xE88140
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138#define mmTPC2_QM_CP_LDMA_DST_BASE_LO_OFFSET                         0xE8814C
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140#define mmTPC2_QM_CP_LDMA_DST_BASE_HI_OFFSET                         0xE88150
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142#define mmTPC2_QM_CP_LDMA_COMMIT_OFFSET                              0xE88154
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148#define mmTPC2_QM_CP_FENCE2_RDATA                                    0xE88160
149
150#define mmTPC2_QM_CP_FENCE3_RDATA                                    0xE88164
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152#define mmTPC2_QM_CP_FENCE0_CNT                                      0xE88168
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154#define mmTPC2_QM_CP_FENCE1_CNT                                      0xE8816C
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156#define mmTPC2_QM_CP_FENCE2_CNT                                      0xE88170
157
158#define mmTPC2_QM_CP_FENCE3_CNT                                      0xE88174
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160#define mmTPC2_QM_CP_STS                                             0xE88178
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162#define mmTPC2_QM_CP_CURRENT_INST_LO                                 0xE8817C
163
164#define mmTPC2_QM_CP_CURRENT_INST_HI                                 0xE88180
165
166#define mmTPC2_QM_CP_BARRIER_CFG                                     0xE88184
167
168#define mmTPC2_QM_CP_DBG_0                                           0xE88188
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170#define mmTPC2_QM_PQ_BUF_ADDR                                        0xE88300
171
172#define mmTPC2_QM_PQ_BUF_RDATA                                       0xE88304
173
174#define mmTPC2_QM_CQ_BUF_ADDR                                        0xE88308
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176#define mmTPC2_QM_CQ_BUF_RDATA                                       0xE8830C
177
178#endif /* ASIC_REG_TPC2_QM_REGS_H_ */