psoc_reset_conf_regs.h

  1/* SPDX-License-Identifier: GPL-2.0
  2 *
  3 * Copyright 2016-2020 HabanaLabs, Ltd.
  4 * All Rights Reserved.
  5 *
  6 */
  7
  8/************************************
  9 ** This is an auto-generated file **
 10 **       DO NOT EDIT BELOW        **
 11 ************************************/
 12
 13#ifndef ASIC_REG_PSOC_RESET_CONF_REGS_H_
 14#define ASIC_REG_PSOC_RESET_CONF_REGS_H_
 15
 16/*
 17 *****************************************
 18 *   PSOC_RESET_CONF
 19 *   (Prototype: PSOC_RESET_CONF)
 20 *****************************************
 21 */
 22
 23#define mmPSOC_RESET_CONF_PSOC_PRSTN_RST_CFG 0x4C74000
 24
 25#define mmPSOC_RESET_CONF_PSOC_SOFT_RST_CFG 0x4C74004
 26
 27#define mmPSOC_RESET_CONF_PSOC_FW_RST_CFG 0x4C74008
 28
 29#define mmPSOC_RESET_CONF_PSOC_WD_RST_CFG 0x4C7400C
 30
 31#define mmPSOC_RESET_CONF_PSOC_MNL_RST_CFG 0x4C74010
 32
 33#define mmPSOC_RESET_CONF_PSOC_FLR_RST_CFG 0x4C74014
 34
 35#define mmPSOC_RESET_CONF_PSOC_ECC_DERR_RST_CFG 0x4C74018
 36
 37#define mmPSOC_RESET_CONF_PSOC_SW_RST_CFG 0x4C7401C
 38
 39#define mmPSOC_RESET_CONF_CPU_PRSTN_RST_CFG 0x4C74020
 40
 41#define mmPSOC_RESET_CONF_CPU_SOFT_RST_CFG 0x4C74024
 42
 43#define mmPSOC_RESET_CONF_CPU_FW_RST_CFG 0x4C74028
 44
 45#define mmPSOC_RESET_CONF_CPU_WD_RST_CFG 0x4C7402C
 46
 47#define mmPSOC_RESET_CONF_CPU_MNL_RST_CFG 0x4C74030
 48
 49#define mmPSOC_RESET_CONF_CPU_FLR_RST_CFG 0x4C74034
 50
 51#define mmPSOC_RESET_CONF_CPU_ECC_DERR_RST_CFG 0x4C74038
 52
 53#define mmPSOC_RESET_CONF_CPU_SW_RST_CFG 0x4C7403C
 54
 55#define mmPSOC_RESET_CONF_ARC_PRSTN_RST_CFG 0x4C74040
 56
 57#define mmPSOC_RESET_CONF_ARC_SOFT_RST_CFG 0x4C74044
 58
 59#define mmPSOC_RESET_CONF_ARC_FW_RST_CFG 0x4C74048
 60
 61#define mmPSOC_RESET_CONF_ARC_WD_RST_CFG 0x4C7404C
 62
 63#define mmPSOC_RESET_CONF_ARC_MNL_RST_CFG 0x4C74050
 64
 65#define mmPSOC_RESET_CONF_ARC_FLR_RST_CFG 0x4C74054
 66
 67#define mmPSOC_RESET_CONF_ARC_ECC_DERR_RST_CFG 0x4C74058
 68
 69#define mmPSOC_RESET_CONF_ARC_SW_RST_CFG 0x4C7405C
 70
 71#define mmPSOC_RESET_CONF_SIF_PRSTN_RST_CFG 0x4C74060
 72
 73#define mmPSOC_RESET_CONF_SIF_SOFT_RST_CFG 0x4C74064
 74
 75#define mmPSOC_RESET_CONF_SIF_FW_RST_CFG 0x4C74068
 76
 77#define mmPSOC_RESET_CONF_SIF_WD_RST_CFG 0x4C7406C
 78
 79#define mmPSOC_RESET_CONF_SIF_MNL_RST_CFG 0x4C74070
 80
 81#define mmPSOC_RESET_CONF_SIF_FLR_RST_CFG 0x4C74074
 82
 83#define mmPSOC_RESET_CONF_SIF_ECC_DERR_RST_CFG 0x4C74078
 84
 85#define mmPSOC_RESET_CONF_SIF_SW_RST_CFG 0x4C7407C
 86
 87#define mmPSOC_RESET_CONF_SRAM_PRSTN_RST_CFG 0x4C74080
 88
 89#define mmPSOC_RESET_CONF_SRAM_SOFT_RST_CFG 0x4C74084
 90
 91#define mmPSOC_RESET_CONF_SRAM_FW_RST_CFG 0x4C74088
 92
 93#define mmPSOC_RESET_CONF_SRAM_WD_RST_CFG 0x4C7408C
 94
 95#define mmPSOC_RESET_CONF_SRAM_MNL_RST_CFG 0x4C74090
 96
 97#define mmPSOC_RESET_CONF_SRAM_FLR_RST_CFG 0x4C74094
 98
 99#define mmPSOC_RESET_CONF_SRAM_ECC_DERR_RST_CFG 0x4C74098
100
101#define mmPSOC_RESET_CONF_SRAM_SW_RST_CFG 0x4C7409C
102
103#define mmPSOC_RESET_CONF_PCIE_CTRL_PRSTN_RST_CFG 0x4C740A0
104
105#define mmPSOC_RESET_CONF_PCIE_CTRL_SOFT_RST_CFG 0x4C740A4
106
107#define mmPSOC_RESET_CONF_PCIE_CTRL_FW_RST_CFG 0x4C740A8
108
109#define mmPSOC_RESET_CONF_PCIE_CTRL_WD_RST_CFG 0x4C740AC
110
111#define mmPSOC_RESET_CONF_PCIE_CTRL_MNL_RST_CFG 0x4C740B0
112
113#define mmPSOC_RESET_CONF_PCIE_CTRL_FLR_RST_CFG 0x4C740B4
114
115#define mmPSOC_RESET_CONF_PCIE_CTRL_ECC_DERR_RST_CFG 0x4C740B8
116
117#define mmPSOC_RESET_CONF_PCIE_CTRL_SW_RST_CFG 0x4C740BC
118
119#define mmPSOC_RESET_CONF_PCIE_PHY_CFG_PRSTN_RST_CFG 0x4C740C0
120
121#define mmPSOC_RESET_CONF_PCIE_PHY_CFG_SOFT_RST_CFG 0x4C740C4
122
123#define mmPSOC_RESET_CONF_PCIE_PHY_CFG_FW_RST_CFG 0x4C740C8
124
125#define mmPSOC_RESET_CONF_PCIE_PHY_CFG_WD_RST_CFG 0x4C740CC
126
127#define mmPSOC_RESET_CONF_PCIE_PHY_CFG_MNL_RST_CFG 0x4C740D0
128
129#define mmPSOC_RESET_CONF_PCIE_PHY_CFG_FLR_RST_CFG 0x4C740D4
130
131#define mmPSOC_RESET_CONF_PCIE_PHY_CFG_ECC_DERR_RST_CFG 0x4C740D8
132
133#define mmPSOC_RESET_CONF_PCIE_PHY_CFG_SW_RST_CFG 0x4C740DC
134
135#define mmPSOC_RESET_CONF_PCIE_IF_PRSTN_RST_CFG 0x4C740E0
136
137#define mmPSOC_RESET_CONF_PCIE_IF_SOFT_RST_CFG 0x4C740E4
138
139#define mmPSOC_RESET_CONF_PCIE_IF_FW_RST_CFG 0x4C740E8
140
141#define mmPSOC_RESET_CONF_PCIE_IF_WD_RST_CFG 0x4C740EC
142
143#define mmPSOC_RESET_CONF_PCIE_IF_MNL_RST_CFG 0x4C740F0
144
145#define mmPSOC_RESET_CONF_PCIE_IF_FLR_RST_CFG 0x4C740F4
146
147#define mmPSOC_RESET_CONF_PCIE_IF_ECC_DERR_RST_CFG 0x4C740F8
148
149#define mmPSOC_RESET_CONF_PCIE_IF_SW_RST_CFG 0x4C740FC
150
151#define mmPSOC_RESET_CONF_TPC_DIV_PRSTN_RST_CFG 0x4C74100
152
153#define mmPSOC_RESET_CONF_TPC_DIV_SOFT_RST_CFG 0x4C74104
154
155#define mmPSOC_RESET_CONF_TPC_DIV_FW_RST_CFG 0x4C74108
156
157#define mmPSOC_RESET_CONF_TPC_DIV_WD_RST_CFG 0x4C7410C
158
159#define mmPSOC_RESET_CONF_TPC_DIV_MNL_RST_CFG 0x4C74110
160
161#define mmPSOC_RESET_CONF_TPC_DIV_FLR_RST_CFG 0x4C74114
162
163#define mmPSOC_RESET_CONF_TPC_DIV_ECC_DERR_RST_CFG 0x4C74118
164
165#define mmPSOC_RESET_CONF_TPC_DIV_SW_RST_CFG 0x4C7411C
166
167#define mmPSOC_RESET_CONF_HBM_DIV_PRSTN_RST_CFG 0x4C74120
168
169#define mmPSOC_RESET_CONF_HBM_DIV_SOFT_RST_CFG 0x4C74124
170
171#define mmPSOC_RESET_CONF_HBM_DIV_FW_RST_CFG 0x4C74128
172
173#define mmPSOC_RESET_CONF_HBM_DIV_WD_RST_CFG 0x4C7412C
174
175#define mmPSOC_RESET_CONF_HBM_DIV_MNL_RST_CFG 0x4C74130
176
177#define mmPSOC_RESET_CONF_HBM_DIV_FLR_RST_CFG 0x4C74134
178
179#define mmPSOC_RESET_CONF_HBM_DIV_ECC_DERR_RST_CFG 0x4C74138
180
181#define mmPSOC_RESET_CONF_HBM_DIV_SW_RST_CFG 0x4C7413C
182
183#define mmPSOC_RESET_CONF_PMMU_PRSTN_RST_CFG 0x4C74140
184
185#define mmPSOC_RESET_CONF_PMMU_SOFT_RST_CFG 0x4C74144
186
187#define mmPSOC_RESET_CONF_PMMU_FW_RST_CFG 0x4C74148
188
189#define mmPSOC_RESET_CONF_PMMU_WD_RST_CFG 0x4C7414C
190
191#define mmPSOC_RESET_CONF_PMMU_MNL_RST_CFG 0x4C74150
192
193#define mmPSOC_RESET_CONF_PMMU_FLR_RST_CFG 0x4C74154
194
195#define mmPSOC_RESET_CONF_PMMU_ECC_DERR_RST_CFG 0x4C74158
196
197#define mmPSOC_RESET_CONF_PMMU_SW_RST_CFG 0x4C7415C
198
199#define mmPSOC_RESET_CONF_PM_PRSTN_RST_CFG 0x4C74160
200
201#define mmPSOC_RESET_CONF_PM_SOFT_RST_CFG 0x4C74164
202
203#define mmPSOC_RESET_CONF_PM_FW_RST_CFG 0x4C74168
204
205#define mmPSOC_RESET_CONF_PM_WD_RST_CFG 0x4C7416C
206
207#define mmPSOC_RESET_CONF_PM_MNL_RST_CFG 0x4C74170
208
209#define mmPSOC_RESET_CONF_PM_FLR_RST_CFG 0x4C74174
210
211#define mmPSOC_RESET_CONF_PM_ECC_DERR_RST_CFG 0x4C74178
212
213#define mmPSOC_RESET_CONF_PM_SW_RST_CFG 0x4C7417C
214
215#define mmPSOC_RESET_CONF_TS_PRSTN_RST_CFG 0x4C74180
216
217#define mmPSOC_RESET_CONF_TS_SOFT_RST_CFG 0x4C74184
218
219#define mmPSOC_RESET_CONF_TS_FW_RST_CFG 0x4C74188
220
221#define mmPSOC_RESET_CONF_TS_WD_RST_CFG 0x4C7418C
222
223#define mmPSOC_RESET_CONF_TS_MNL_RST_CFG 0x4C74190
224
225#define mmPSOC_RESET_CONF_TS_FLR_RST_CFG 0x4C74194
226
227#define mmPSOC_RESET_CONF_TS_ECC_DERR_RST_CFG 0x4C74198
228
229#define mmPSOC_RESET_CONF_TS_SW_RST_CFG 0x4C7419C
230
231#define mmPSOC_RESET_CONF_TS_IF_PRSTN_RST_CFG 0x4C741A0
232
233#define mmPSOC_RESET_CONF_TS_IF_SOFT_RST_CFG 0x4C741A4
234
235#define mmPSOC_RESET_CONF_TS_IF_FW_RST_CFG 0x4C741A8
236
237#define mmPSOC_RESET_CONF_TS_IF_WD_RST_CFG 0x4C741AC
238
239#define mmPSOC_RESET_CONF_TS_IF_MNL_RST_CFG 0x4C741B0
240
241#define mmPSOC_RESET_CONF_TS_IF_FLR_RST_CFG 0x4C741B4
242
243#define mmPSOC_RESET_CONF_TS_IF_ECC_DERR_RST_CFG 0x4C741B8
244
245#define mmPSOC_RESET_CONF_TS_IF_SW_RST_CFG 0x4C741BC
246
247#define mmPSOC_RESET_CONF_PLL_L_PRSTN_RST_CFG 0x4C741C0
248
249#define mmPSOC_RESET_CONF_PLL_L_SOFT_RST_CFG 0x4C741C4
250
251#define mmPSOC_RESET_CONF_PLL_L_FW_RST_CFG 0x4C741C8
252
253#define mmPSOC_RESET_CONF_PLL_L_WD_RST_CFG 0x4C741CC
254
255#define mmPSOC_RESET_CONF_PLL_L_MNL_RST_CFG 0x4C741D0
256
257#define mmPSOC_RESET_CONF_PLL_L_FLR_RST_CFG 0x4C741D4
258
259#define mmPSOC_RESET_CONF_PLL_L_ECC_DERR_RST_CFG 0x4C741D8
260
261#define mmPSOC_RESET_CONF_PLL_L_SW_RST_CFG 0x4C741DC
262
263#define mmPSOC_RESET_CONF_PLL_H_PRSTN_RST_CFG 0x4C741E0
264
265#define mmPSOC_RESET_CONF_PLL_H_SOFT_RST_CFG 0x4C741E4
266
267#define mmPSOC_RESET_CONF_PLL_H_FW_RST_CFG 0x4C741E8
268
269#define mmPSOC_RESET_CONF_PLL_H_WD_RST_CFG 0x4C741EC
270
271#define mmPSOC_RESET_CONF_PLL_H_MNL_RST_CFG 0x4C741F0
272
273#define mmPSOC_RESET_CONF_PLL_H_FLR_RST_CFG 0x4C741F4
274
275#define mmPSOC_RESET_CONF_PLL_H_ECC_DERR_RST_CFG 0x4C741F8
276
277#define mmPSOC_RESET_CONF_PLL_H_SW_RST_CFG 0x4C741FC
278
279#define mmPSOC_RESET_CONF_MME_EUS_PRSTN_RST_CFG 0x4C74200
280
281#define mmPSOC_RESET_CONF_MME_EUS_SOFT_RST_CFG 0x4C74204
282
283#define mmPSOC_RESET_CONF_MME_EUS_FW_RST_CFG 0x4C74208
284
285#define mmPSOC_RESET_CONF_MME_EUS_WD_RST_CFG 0x4C7420C
286
287#define mmPSOC_RESET_CONF_MME_EUS_MNL_RST_CFG 0x4C74210
288
289#define mmPSOC_RESET_CONF_MME_EUS_FLR_RST_CFG 0x4C74214
290
291#define mmPSOC_RESET_CONF_MME_EUS_ECC_DERR_RST_CFG 0x4C74218
292
293#define mmPSOC_RESET_CONF_MME_EUS_SW_RST_CFG 0x4C7421C
294
295#define mmPSOC_RESET_CONF_MSS_CLS_PRSTN_RST_CFG 0x4C74220
296
297#define mmPSOC_RESET_CONF_MSS_CLS_SOFT_RST_CFG 0x4C74224
298
299#define mmPSOC_RESET_CONF_MSS_CLS_FW_RST_CFG 0x4C74228
300
301#define mmPSOC_RESET_CONF_MSS_CLS_WD_RST_CFG 0x4C7422C
302
303#define mmPSOC_RESET_CONF_MSS_CLS_MNL_RST_CFG 0x4C74230
304
305#define mmPSOC_RESET_CONF_MSS_CLS_FLR_RST_CFG 0x4C74234
306
307#define mmPSOC_RESET_CONF_MSS_CLS_ECC_DERR_RST_CFG 0x4C74238
308
309#define mmPSOC_RESET_CONF_MSS_CLS_SW_RST_CFG 0x4C7423C
310
311#define mmPSOC_RESET_CONF_TPC_PRSTN_RST_CFG 0x4C74240
312
313#define mmPSOC_RESET_CONF_TPC_SOFT_RST_CFG 0x4C74244
314
315#define mmPSOC_RESET_CONF_TPC_FW_RST_CFG 0x4C74248
316
317#define mmPSOC_RESET_CONF_TPC_WD_RST_CFG 0x4C7424C
318
319#define mmPSOC_RESET_CONF_TPC_MNL_RST_CFG 0x4C74250
320
321#define mmPSOC_RESET_CONF_TPC_FLR_RST_CFG 0x4C74254
322
323#define mmPSOC_RESET_CONF_TPC_ECC_DERR_RST_CFG 0x4C74258
324
325#define mmPSOC_RESET_CONF_TPC_SW_RST_CFG 0x4C7425C
326
327#define mmPSOC_RESET_CONF_HIF_HMMU_PRSTN_RST_CFG 0x4C74260
328
329#define mmPSOC_RESET_CONF_HIF_HMMU_SOFT_RST_CFG 0x4C74264
330
331#define mmPSOC_RESET_CONF_HIF_HMMU_FW_RST_CFG 0x4C74268
332
333#define mmPSOC_RESET_CONF_HIF_HMMU_WD_RST_CFG 0x4C7426C
334
335#define mmPSOC_RESET_CONF_HIF_HMMU_MNL_RST_CFG 0x4C74270
336
337#define mmPSOC_RESET_CONF_HIF_HMMU_FLR_RST_CFG 0x4C74274
338
339#define mmPSOC_RESET_CONF_HIF_HMMU_ECC_DERR_RST_CFG 0x4C74278
340
341#define mmPSOC_RESET_CONF_HIF_HMMU_SW_RST_CFG 0x4C7427C
342
343#define mmPSOC_RESET_CONF_XBAR_PRSTN_RST_CFG 0x4C74280
344
345#define mmPSOC_RESET_CONF_XBAR_SOFT_RST_CFG 0x4C74284
346
347#define mmPSOC_RESET_CONF_XBAR_FW_RST_CFG 0x4C74288
348
349#define mmPSOC_RESET_CONF_XBAR_WD_RST_CFG 0x4C7428C
350
351#define mmPSOC_RESET_CONF_XBAR_MNL_RST_CFG 0x4C74290
352
353#define mmPSOC_RESET_CONF_XBAR_FLR_RST_CFG 0x4C74294
354
355#define mmPSOC_RESET_CONF_XBAR_ECC_DERR_RST_CFG 0x4C74298
356
357#define mmPSOC_RESET_CONF_XBAR_SW_RST_CFG 0x4C7429C
358
359#define mmPSOC_RESET_CONF_SFT_XFT_TFT_PRSTN_RST_CFG 0x4C742A0
360
361#define mmPSOC_RESET_CONF_SFT_XFT_TFT_SOFT_RST_CFG 0x4C742A4
362
363#define mmPSOC_RESET_CONF_SFT_XFT_TFT_FW_RST_CFG 0x4C742A8
364
365#define mmPSOC_RESET_CONF_SFT_XFT_TFT_WD_RST_CFG 0x4C742AC
366
367#define mmPSOC_RESET_CONF_SFT_XFT_TFT_MNL_RST_CFG 0x4C742B0
368
369#define mmPSOC_RESET_CONF_SFT_XFT_TFT_FLR_RST_CFG 0x4C742B4
370
371#define mmPSOC_RESET_CONF_SFT_XFT_TFT_ECC_DERR_RST_CFG 0x4C742B8
372
373#define mmPSOC_RESET_CONF_SFT_XFT_TFT_SW_RST_CFG 0x4C742BC
374
375#define mmPSOC_RESET_CONF_DDMA_PRSTN_RST_CFG 0x4C742C0
376
377#define mmPSOC_RESET_CONF_DDMA_SOFT_RST_CFG 0x4C742C4
378
379#define mmPSOC_RESET_CONF_DDMA_FW_RST_CFG 0x4C742C8
380
381#define mmPSOC_RESET_CONF_DDMA_WD_RST_CFG 0x4C742CC
382
383#define mmPSOC_RESET_CONF_DDMA_MNL_RST_CFG 0x4C742D0
384
385#define mmPSOC_RESET_CONF_DDMA_FLR_RST_CFG 0x4C742D4
386
387#define mmPSOC_RESET_CONF_DDMA_ECC_DERR_RST_CFG 0x4C742D8
388
389#define mmPSOC_RESET_CONF_DDMA_SW_RST_CFG 0x4C742DC
390
391#define mmPSOC_RESET_CONF_KDMA_PRSTN_RST_CFG 0x4C742E0
392
393#define mmPSOC_RESET_CONF_KDMA_SOFT_RST_CFG 0x4C742E4
394
395#define mmPSOC_RESET_CONF_KDMA_FW_RST_CFG 0x4C742E8
396
397#define mmPSOC_RESET_CONF_KDMA_WD_RST_CFG 0x4C742EC
398
399#define mmPSOC_RESET_CONF_KDMA_MNL_RST_CFG 0x4C742F0
400
401#define mmPSOC_RESET_CONF_KDMA_FLR_RST_CFG 0x4C742F4
402
403#define mmPSOC_RESET_CONF_KDMA_ECC_DERR_RST_CFG 0x4C742F8
404
405#define mmPSOC_RESET_CONF_KDMA_SW_RST_CFG 0x4C742FC
406
407#define mmPSOC_RESET_CONF_PDMA_PRSTN_RST_CFG 0x4C74300
408
409#define mmPSOC_RESET_CONF_PDMA_SOFT_RST_CFG 0x4C74304
410
411#define mmPSOC_RESET_CONF_PDMA_FW_RST_CFG 0x4C74308
412
413#define mmPSOC_RESET_CONF_PDMA_WD_RST_CFG 0x4C7430C
414
415#define mmPSOC_RESET_CONF_PDMA_MNL_RST_CFG 0x4C74310
416
417#define mmPSOC_RESET_CONF_PDMA_FLR_RST_CFG 0x4C74314
418
419#define mmPSOC_RESET_CONF_PDMA_ECC_DERR_RST_CFG 0x4C74318
420
421#define mmPSOC_RESET_CONF_PDMA_SW_RST_CFG 0x4C7431C
422
423#define mmPSOC_RESET_CONF_ARC_SS_PRSTN_RST_CFG 0x4C74320
424
425#define mmPSOC_RESET_CONF_ARC_SS_SOFT_RST_CFG 0x4C74324
426
427#define mmPSOC_RESET_CONF_ARC_SS_FW_RST_CFG 0x4C74328
428
429#define mmPSOC_RESET_CONF_ARC_SS_WD_RST_CFG 0x4C7432C
430
431#define mmPSOC_RESET_CONF_ARC_SS_MNL_RST_CFG 0x4C74330
432
433#define mmPSOC_RESET_CONF_ARC_SS_FLR_RST_CFG 0x4C74334
434
435#define mmPSOC_RESET_CONF_ARC_SS_ECC_DERR_RST_CFG 0x4C74338
436
437#define mmPSOC_RESET_CONF_ARC_SS_SW_RST_CFG 0x4C7433C
438
439#define mmPSOC_RESET_CONF_ROTATOR_PRSTN_RST_CFG 0x4C74340
440
441#define mmPSOC_RESET_CONF_ROTATOR_SOFT_RST_CFG 0x4C74344
442
443#define mmPSOC_RESET_CONF_ROTATOR_FW_RST_CFG 0x4C74348
444
445#define mmPSOC_RESET_CONF_ROTATOR_WD_RST_CFG 0x4C7434C
446
447#define mmPSOC_RESET_CONF_ROTATOR_MNL_RST_CFG 0x4C74350
448
449#define mmPSOC_RESET_CONF_ROTATOR_FLR_RST_CFG 0x4C74354
450
451#define mmPSOC_RESET_CONF_ROTATOR_ECC_DERR_RST_CFG 0x4C74358
452
453#define mmPSOC_RESET_CONF_ROTATOR_SW_RST_CFG 0x4C7435C
454
455#define mmPSOC_RESET_CONF_SM_PRSTN_RST_CFG 0x4C74360
456
457#define mmPSOC_RESET_CONF_SM_SOFT_RST_CFG 0x4C74364
458
459#define mmPSOC_RESET_CONF_SM_FW_RST_CFG 0x4C74368
460
461#define mmPSOC_RESET_CONF_SM_WD_RST_CFG 0x4C7436C
462
463#define mmPSOC_RESET_CONF_SM_MNL_RST_CFG 0x4C74370
464
465#define mmPSOC_RESET_CONF_SM_FLR_RST_CFG 0x4C74374
466
467#define mmPSOC_RESET_CONF_SM_ECC_DERR_RST_CFG 0x4C74378
468
469#define mmPSOC_RESET_CONF_SM_SW_RST_CFG 0x4C7437C
470
471#define mmPSOC_RESET_CONF_VIDEO_DEC_PRSTN_RST_CFG 0x4C74380
472
473#define mmPSOC_RESET_CONF_VIDEO_DEC_SOFT_RST_CFG 0x4C74384
474
475#define mmPSOC_RESET_CONF_VIDEO_DEC_FW_RST_CFG 0x4C74388
476
477#define mmPSOC_RESET_CONF_VIDEO_DEC_WD_RST_CFG 0x4C7438C
478
479#define mmPSOC_RESET_CONF_VIDEO_DEC_MNL_RST_CFG 0x4C74390
480
481#define mmPSOC_RESET_CONF_VIDEO_DEC_FLR_RST_CFG 0x4C74394
482
483#define mmPSOC_RESET_CONF_VIDEO_DEC_ECC_DERR_RST_CFG 0x4C74398
484
485#define mmPSOC_RESET_CONF_VIDEO_DEC_SW_RST_CFG 0x4C7439C
486
487#define mmPSOC_RESET_CONF_HBM_MC_PRSTN_RST_CFG 0x4C743A0
488
489#define mmPSOC_RESET_CONF_HBM_MC_SOFT_RST_CFG 0x4C743A4
490
491#define mmPSOC_RESET_CONF_HBM_MC_FW_RST_CFG 0x4C743A8
492
493#define mmPSOC_RESET_CONF_HBM_MC_WD_RST_CFG 0x4C743AC
494
495#define mmPSOC_RESET_CONF_HBM_MC_MNL_RST_CFG 0x4C743B0
496
497#define mmPSOC_RESET_CONF_HBM_MC_FLR_RST_CFG 0x4C743B4
498
499#define mmPSOC_RESET_CONF_HBM_MC_ECC_DERR_RST_CFG 0x4C743B8
500
501#define mmPSOC_RESET_CONF_HBM_MC_SW_RST_CFG 0x4C743BC
502
503#define mmPSOC_RESET_CONF_NIC_PRSTN_RST_CFG 0x4C743C0
504
505#define mmPSOC_RESET_CONF_NIC_SOFT_RST_CFG 0x4C743C4
506
507#define mmPSOC_RESET_CONF_NIC_FW_RST_CFG 0x4C743C8
508
509#define mmPSOC_RESET_CONF_NIC_WD_RST_CFG 0x4C743CC
510
511#define mmPSOC_RESET_CONF_NIC_MNL_RST_CFG 0x4C743D0
512
513#define mmPSOC_RESET_CONF_NIC_FLR_RST_CFG 0x4C743D4
514
515#define mmPSOC_RESET_CONF_NIC_ECC_DERR_RST_CFG 0x4C743D8
516
517#define mmPSOC_RESET_CONF_NIC_SW_RST_CFG 0x4C743DC
518
519#define mmPSOC_RESET_CONF_NIC_PRT_PRSTN_RST_CFG 0x4C743E0
520
521#define mmPSOC_RESET_CONF_NIC_PRT_SOFT_RST_CFG 0x4C743E4
522
523#define mmPSOC_RESET_CONF_NIC_PRT_FW_RST_CFG 0x4C743E8
524
525#define mmPSOC_RESET_CONF_NIC_PRT_WD_RST_CFG 0x4C743EC
526
527#define mmPSOC_RESET_CONF_NIC_PRT_MNL_RST_CFG 0x4C743F0
528
529#define mmPSOC_RESET_CONF_NIC_PRT_FLR_RST_CFG 0x4C743F4
530
531#define mmPSOC_RESET_CONF_NIC_PRT_ECC_DERR_RST_CFG 0x4C743F8
532
533#define mmPSOC_RESET_CONF_NIC_PRT_SW_RST_CFG 0x4C743FC
534
535#define mmPSOC_RESET_CONF_NIC_CH_PRSTN_RST_CFG 0x4C74400
536
537#define mmPSOC_RESET_CONF_NIC_CH_SOFT_RST_CFG 0x4C74404
538
539#define mmPSOC_RESET_CONF_NIC_CH_FW_RST_CFG 0x4C74408
540
541#define mmPSOC_RESET_CONF_NIC_CH_WD_RST_CFG 0x4C7440C
542
543#define mmPSOC_RESET_CONF_NIC_CH_MNL_RST_CFG 0x4C74410
544
545#define mmPSOC_RESET_CONF_NIC_CH_FLR_RST_CFG 0x4C74414
546
547#define mmPSOC_RESET_CONF_NIC_CH_ECC_DERR_RST_CFG 0x4C74418
548
549#define mmPSOC_RESET_CONF_NIC_CH_SW_RST_CFG 0x4C7441C
550
551#define mmPSOC_RESET_CONF_SOFT_RST 0x4C74800
552
553#define mmPSOC_RESET_CONF_SW_ALL_RST 0x4C74804
554
555#define mmPSOC_RESET_CONF_UNIT_RST_N 0x4C74808
556
557#define mmPSOC_RESET_CONF_PSOC_UNIT_RST 0x4C7480C
558
559#define mmPSOC_RESET_CONF_CPU_UNIT_RST 0x4C74810
560
561#define mmPSOC_RESET_CONF_ARC_UNIT_RST 0x4C74814
562
563#define mmPSOC_RESET_CONF_SIF_UNIT_RST 0x4C74818
564
565#define mmPSOC_RESET_CONF_SRAM_UNIT_RST 0x4C7481C
566
567#define mmPSOC_RESET_CONF_PCIE_CTRL_UNIT_RST 0x4C74820
568
569#define mmPSOC_RESET_CONF_PCIE_PHY_CFG_UNIT_RST 0x4C74824
570
571#define mmPSOC_RESET_CONF_PCIE_IF_UNIT_RST 0x4C74828
572
573#define mmPSOC_RESET_CONF_TPC_DIV_UNIT_RST 0x4C7482C
574
575#define mmPSOC_RESET_CONF_HBM_DIV_UNIT_RST 0x4C74830
576
577#define mmPSOC_RESET_CONF_PMMU_UNIT_RST 0x4C74834
578
579#define mmPSOC_RESET_CONF_PM_UNIT_RST 0x4C74838
580
581#define mmPSOC_RESET_CONF_TS_UNIT_RST 0x4C7483C
582
583#define mmPSOC_RESET_CONF_TS_IF_UNIT_RST 0x4C74840
584
585#define mmPSOC_RESET_CONF_PLL_L_UNIT_RST 0x4C74844
586
587#define mmPSOC_RESET_CONF_PLL_H_UNIT_RST 0x4C74848
588
589#define mmPSOC_RESET_CONF_MME_EUS_UNIT_RST 0x4C7484C
590
591#define mmPSOC_RESET_CONF_MSS_CLS_UNIT_RST 0x4C74850
592
593#define mmPSOC_RESET_CONF_TPC_UNIT_RST 0x4C74854
594
595#define mmPSOC_RESET_CONF_HIF_HMMU_UNIT_RST 0x4C74858
596
597#define mmPSOC_RESET_CONF_XBAR_UNIT_RST 0x4C7485C
598
599#define mmPSOC_RESET_CONF_SFT_XFT_TFT_UNIT_RST 0x4C74860
600
601#define mmPSOC_RESET_CONF_DDMA_UNIT_RST 0x4C74864
602
603#define mmPSOC_RESET_CONF_KDMA_UNIT_RST 0x4C74868
604
605#define mmPSOC_RESET_CONF_PDMA_UNIT_RST 0x4C7486C
606
607#define mmPSOC_RESET_CONF_ARC_SS_UNIT_RST 0x4C74870
608
609#define mmPSOC_RESET_CONF_ROTATOR_UNIT_RST 0x4C74874
610
611#define mmPSOC_RESET_CONF_SM_UNIT_RST 0x4C74878
612
613#define mmPSOC_RESET_CONF_VIDEO_DEC_UNIT_RST 0x4C7487C
614
615#define mmPSOC_RESET_CONF_HBM_MC_UNIT_RST 0x4C74880
616
617#define mmPSOC_RESET_CONF_NIC_UNIT_RST 0x4C74884
618
619#define mmPSOC_RESET_CONF_NIC_PRT_UNIT_RST 0x4C74888
620
621#define mmPSOC_RESET_CONF_NIC_CH_UNIT_RST 0x4C7488C
622
623#define mmPSOC_RESET_CONF_PSOC_0_CLK_RST_CTRL 0x4C74B00
624
625#define mmPSOC_RESET_CONF_CPU_0_CLK_RST_CTRL 0x4C74B04
626
627#define mmPSOC_RESET_CONF_ARC_0_CLK_RST_CTRL 0x4C74B08
628
629#define mmPSOC_RESET_CONF_ARC_1_CLK_RST_CTRL 0x4C74B0C
630
631#define mmPSOC_RESET_CONF_SIF_0_CLK_RST_CTRL 0x4C74B10
632
633#define mmPSOC_RESET_CONF_SIF_1_CLK_RST_CTRL 0x4C74B14
634
635#define mmPSOC_RESET_CONF_SIF_2_CLK_RST_CTRL 0x4C74B18
636
637#define mmPSOC_RESET_CONF_SIF_3_CLK_RST_CTRL 0x4C74B1C
638
639#define mmPSOC_RESET_CONF_SRAM_0_CLK_RST_CTRL 0x4C74B20
640
641#define mmPSOC_RESET_CONF_SRAM_1_CLK_RST_CTRL 0x4C74B24
642
643#define mmPSOC_RESET_CONF_SRAM_2_CLK_RST_CTRL 0x4C74B28
644
645#define mmPSOC_RESET_CONF_SRAM_3_CLK_RST_CTRL 0x4C74B2C
646
647#define mmPSOC_RESET_CONF_PCIE_CTRL_0_CLK_RST_CTRL 0x4C74B30
648
649#define mmPSOC_RESET_CONF_PCIE_PHY_CFG_0_CLK_RST_CTRL 0x4C74B34
650
651#define mmPSOC_RESET_CONF_PCIE_IF_0_CLK_RST_CTRL 0x4C74B38
652
653#define mmPSOC_RESET_CONF_TPC_DIV_0_CLK_RST_CTRL 0x4C74B3C
654
655#define mmPSOC_RESET_CONF_TPC_DIV_1_CLK_RST_CTRL 0x4C74B40
656
657#define mmPSOC_RESET_CONF_TPC_DIV_2_CLK_RST_CTRL 0x4C74B44
658
659#define mmPSOC_RESET_CONF_TPC_DIV_3_CLK_RST_CTRL 0x4C74B48
660
661#define mmPSOC_RESET_CONF_TPC_DIV_4_CLK_RST_CTRL 0x4C74B4C
662
663#define mmPSOC_RESET_CONF_HBM_DIV_0_CLK_RST_CTRL 0x4C74B50
664
665#define mmPSOC_RESET_CONF_HBM_DIV_1_CLK_RST_CTRL 0x4C74B54
666
667#define mmPSOC_RESET_CONF_HBM_DIV_2_CLK_RST_CTRL 0x4C74B58
668
669#define mmPSOC_RESET_CONF_HBM_DIV_3_CLK_RST_CTRL 0x4C74B5C
670
671#define mmPSOC_RESET_CONF_HBM_DIV_4_CLK_RST_CTRL 0x4C74B60
672
673#define mmPSOC_RESET_CONF_HBM_DIV_5_CLK_RST_CTRL 0x4C74B64
674
675#define mmPSOC_RESET_CONF_PMMU_0_CLK_RST_CTRL 0x4C74B68
676
677#define mmPSOC_RESET_CONF_PM_0_CLK_RST_CTRL 0x4C74B6C
678
679#define mmPSOC_RESET_CONF_PM_1_CLK_RST_CTRL 0x4C74B70
680
681#define mmPSOC_RESET_CONF_PM_2_CLK_RST_CTRL 0x4C74B74
682
683#define mmPSOC_RESET_CONF_PM_3_CLK_RST_CTRL 0x4C74B78
684
685#define mmPSOC_RESET_CONF_TS_0_CLK_RST_CTRL 0x4C74B7C
686
687#define mmPSOC_RESET_CONF_TS_1_CLK_RST_CTRL 0x4C74B80
688
689#define mmPSOC_RESET_CONF_TS_2_CLK_RST_CTRL 0x4C74B84
690
691#define mmPSOC_RESET_CONF_TS_3_CLK_RST_CTRL 0x4C74B88
692
693#define mmPSOC_RESET_CONF_TS_IF_0_CLK_RST_CTRL 0x4C74B8C
694
695#define mmPSOC_RESET_CONF_TS_IF_1_CLK_RST_CTRL 0x4C74B90
696
697#define mmPSOC_RESET_CONF_TS_IF_2_CLK_RST_CTRL 0x4C74B94
698
699#define mmPSOC_RESET_CONF_TS_IF_3_CLK_RST_CTRL 0x4C74B98
700
701#define mmPSOC_RESET_CONF_PLL_L_0_CLK_RST_CTRL 0x4C74B9C
702
703#define mmPSOC_RESET_CONF_PLL_L_1_CLK_RST_CTRL 0x4C74BA0
704
705#define mmPSOC_RESET_CONF_PLL_L_2_CLK_RST_CTRL 0x4C74BA4
706
707#define mmPSOC_RESET_CONF_PLL_L_3_CLK_RST_CTRL 0x4C74BA8
708
709#define mmPSOC_RESET_CONF_PLL_L_4_CLK_RST_CTRL 0x4C74BAC
710
711#define mmPSOC_RESET_CONF_PLL_L_5_CLK_RST_CTRL 0x4C74BB0
712
713#define mmPSOC_RESET_CONF_PLL_L_6_CLK_RST_CTRL 0x4C74BB4
714
715#define mmPSOC_RESET_CONF_PLL_L_7_CLK_RST_CTRL 0x4C74BB8
716
717#define mmPSOC_RESET_CONF_PLL_L_8_CLK_RST_CTRL 0x4C74BBC
718
719#define mmPSOC_RESET_CONF_PLL_L_9_CLK_RST_CTRL 0x4C74BC0
720
721#define mmPSOC_RESET_CONF_PLL_L_10_CLK_RST_CTRL 0x4C74BC4
722
723#define mmPSOC_RESET_CONF_PLL_L_11_CLK_RST_CTRL 0x4C74BC8
724
725#define mmPSOC_RESET_CONF_PLL_L_12_CLK_RST_CTRL 0x4C74BCC
726
727#define mmPSOC_RESET_CONF_PLL_L_13_CLK_RST_CTRL 0x4C74BD0
728
729#define mmPSOC_RESET_CONF_PLL_L_14_CLK_RST_CTRL 0x4C74BD4
730
731#define mmPSOC_RESET_CONF_PLL_L_15_CLK_RST_CTRL 0x4C74BD8
732
733#define mmPSOC_RESET_CONF_PLL_L_16_CLK_RST_CTRL 0x4C74BDC
734
735#define mmPSOC_RESET_CONF_PLL_L_17_CLK_RST_CTRL 0x4C74BE0
736
737#define mmPSOC_RESET_CONF_PLL_L_18_CLK_RST_CTRL 0x4C74BE4
738
739#define mmPSOC_RESET_CONF_PLL_L_19_CLK_RST_CTRL 0x4C74BE8
740
741#define mmPSOC_RESET_CONF_PLL_L_20_CLK_RST_CTRL 0x4C74BEC
742
743#define mmPSOC_RESET_CONF_PLL_L_21_CLK_RST_CTRL 0x4C74BF0
744
745#define mmPSOC_RESET_CONF_PLL_L_22_CLK_RST_CTRL 0x4C74BF4
746
747#define mmPSOC_RESET_CONF_PLL_L_23_CLK_RST_CTRL 0x4C74BF8
748
749#define mmPSOC_RESET_CONF_PLL_L_24_CLK_RST_CTRL 0x4C74BFC
750
751#define mmPSOC_RESET_CONF_PLL_L_25_CLK_RST_CTRL 0x4C74C00
752
753#define mmPSOC_RESET_CONF_PLL_L_26_CLK_RST_CTRL 0x4C74C04
754
755#define mmPSOC_RESET_CONF_PLL_L_27_CLK_RST_CTRL 0x4C74C08
756
757#define mmPSOC_RESET_CONF_PLL_L_28_CLK_RST_CTRL 0x4C74C0C
758
759#define mmPSOC_RESET_CONF_PLL_L_29_CLK_RST_CTRL 0x4C74C10
760
761#define mmPSOC_RESET_CONF_PLL_L_30_CLK_RST_CTRL 0x4C74C14
762
763#define mmPSOC_RESET_CONF_PLL_L_31_CLK_RST_CTRL 0x4C74C18
764
765#define mmPSOC_RESET_CONF_PLL_H_0_CLK_RST_CTRL 0x4C74C1C
766
767#define mmPSOC_RESET_CONF_PLL_H_1_CLK_RST_CTRL 0x4C74C20
768
769#define mmPSOC_RESET_CONF_MME_EUS_0_CLK_RST_CTRL 0x4C74C24
770
771#define mmPSOC_RESET_CONF_MME_EUS_1_CLK_RST_CTRL 0x4C74C28
772
773#define mmPSOC_RESET_CONF_MME_EUS_2_CLK_RST_CTRL 0x4C74C2C
774
775#define mmPSOC_RESET_CONF_MME_EUS_3_CLK_RST_CTRL 0x4C74C30
776
777#define mmPSOC_RESET_CONF_MSS_CLS_0_CLK_RST_CTRL 0x4C74C34
778
779#define mmPSOC_RESET_CONF_MSS_CLS_1_CLK_RST_CTRL 0x4C74C38
780
781#define mmPSOC_RESET_CONF_MSS_CLS_2_CLK_RST_CTRL 0x4C74C3C
782
783#define mmPSOC_RESET_CONF_MSS_CLS_3_CLK_RST_CTRL 0x4C74C40
784
785#define mmPSOC_RESET_CONF_TPC_0_CLK_RST_CTRL 0x4C74C44
786
787#define mmPSOC_RESET_CONF_TPC_1_CLK_RST_CTRL 0x4C74C48
788
789#define mmPSOC_RESET_CONF_TPC_2_CLK_RST_CTRL 0x4C74C4C
790
791#define mmPSOC_RESET_CONF_TPC_3_CLK_RST_CTRL 0x4C74C50
792
793#define mmPSOC_RESET_CONF_TPC_4_CLK_RST_CTRL 0x4C74C54
794
795#define mmPSOC_RESET_CONF_TPC_5_CLK_RST_CTRL 0x4C74C58
796
797#define mmPSOC_RESET_CONF_TPC_6_CLK_RST_CTRL 0x4C74C5C
798
799#define mmPSOC_RESET_CONF_TPC_7_CLK_RST_CTRL 0x4C74C60
800
801#define mmPSOC_RESET_CONF_TPC_8_CLK_RST_CTRL 0x4C74C64
802
803#define mmPSOC_RESET_CONF_TPC_9_CLK_RST_CTRL 0x4C74C68
804
805#define mmPSOC_RESET_CONF_TPC_10_CLK_RST_CTRL 0x4C74C6C
806
807#define mmPSOC_RESET_CONF_TPC_11_CLK_RST_CTRL 0x4C74C70
808
809#define mmPSOC_RESET_CONF_TPC_12_CLK_RST_CTRL 0x4C74C74
810
811#define mmPSOC_RESET_CONF_TPC_13_CLK_RST_CTRL 0x4C74C78
812
813#define mmPSOC_RESET_CONF_TPC_14_CLK_RST_CTRL 0x4C74C7C
814
815#define mmPSOC_RESET_CONF_TPC_15_CLK_RST_CTRL 0x4C74C80
816
817#define mmPSOC_RESET_CONF_TPC_16_CLK_RST_CTRL 0x4C74C84
818
819#define mmPSOC_RESET_CONF_TPC_17_CLK_RST_CTRL 0x4C74C88
820
821#define mmPSOC_RESET_CONF_TPC_18_CLK_RST_CTRL 0x4C74C8C
822
823#define mmPSOC_RESET_CONF_TPC_19_CLK_RST_CTRL 0x4C74C90
824
825#define mmPSOC_RESET_CONF_TPC_20_CLK_RST_CTRL 0x4C74C94
826
827#define mmPSOC_RESET_CONF_TPC_21_CLK_RST_CTRL 0x4C74C98
828
829#define mmPSOC_RESET_CONF_TPC_22_CLK_RST_CTRL 0x4C74C9C
830
831#define mmPSOC_RESET_CONF_TPC_23_CLK_RST_CTRL 0x4C74CA0
832
833#define mmPSOC_RESET_CONF_TPC_24_CLK_RST_CTRL 0x4C74CA4
834
835#define mmPSOC_RESET_CONF_HIF_HMMU_0_CLK_RST_CTRL 0x4C74CA8
836
837#define mmPSOC_RESET_CONF_HIF_HMMU_1_CLK_RST_CTRL 0x4C74CAC
838
839#define mmPSOC_RESET_CONF_HIF_HMMU_2_CLK_RST_CTRL 0x4C74CB0
840
841#define mmPSOC_RESET_CONF_HIF_HMMU_3_CLK_RST_CTRL 0x4C74CB4
842
843#define mmPSOC_RESET_CONF_XBAR_0_CLK_RST_CTRL 0x4C74CB8
844
845#define mmPSOC_RESET_CONF_XBAR_1_CLK_RST_CTRL 0x4C74CBC
846
847#define mmPSOC_RESET_CONF_XBAR_2_CLK_RST_CTRL 0x4C74CC0
848
849#define mmPSOC_RESET_CONF_XBAR_3_CLK_RST_CTRL 0x4C74CC4
850
851#define mmPSOC_RESET_CONF_SFT_XFT_TFT_0_CLK_RST_CTRL 0x4C74CC8
852
853#define mmPSOC_RESET_CONF_SFT_XFT_TFT_1_CLK_RST_CTRL 0x4C74CCC
854
855#define mmPSOC_RESET_CONF_SFT_XFT_TFT_2_CLK_RST_CTRL 0x4C74CD0
856
857#define mmPSOC_RESET_CONF_SFT_XFT_TFT_3_CLK_RST_CTRL 0x4C74CD4
858
859#define mmPSOC_RESET_CONF_DDMA_0_CLK_RST_CTRL 0x4C74CD8
860
861#define mmPSOC_RESET_CONF_DDMA_1_CLK_RST_CTRL 0x4C74CDC
862
863#define mmPSOC_RESET_CONF_DDMA_2_CLK_RST_CTRL 0x4C74CE0
864
865#define mmPSOC_RESET_CONF_DDMA_3_CLK_RST_CTRL 0x4C74CE4
866
867#define mmPSOC_RESET_CONF_DDMA_4_CLK_RST_CTRL 0x4C74CE8
868
869#define mmPSOC_RESET_CONF_DDMA_5_CLK_RST_CTRL 0x4C74CEC
870
871#define mmPSOC_RESET_CONF_DDMA_6_CLK_RST_CTRL 0x4C74CF0
872
873#define mmPSOC_RESET_CONF_DDMA_7_CLK_RST_CTRL 0x4C74CF4
874
875#define mmPSOC_RESET_CONF_KDMA_0_CLK_RST_CTRL 0x4C74CF8
876
877#define mmPSOC_RESET_CONF_PDMA_0_CLK_RST_CTRL 0x4C74CFC
878
879#define mmPSOC_RESET_CONF_PDMA_1_CLK_RST_CTRL 0x4C74D00
880
881#define mmPSOC_RESET_CONF_ARC_SS_0_CLK_RST_CTRL 0x4C74D04
882
883#define mmPSOC_RESET_CONF_ARC_SS_1_CLK_RST_CTRL 0x4C74D08
884
885#define mmPSOC_RESET_CONF_ARC_SS_2_CLK_RST_CTRL 0x4C74D0C
886
887#define mmPSOC_RESET_CONF_ARC_SS_3_CLK_RST_CTRL 0x4C74D10
888
889#define mmPSOC_RESET_CONF_ARC_SS_4_CLK_RST_CTRL 0x4C74D14
890
891#define mmPSOC_RESET_CONF_ROTATOR_0_CLK_RST_CTRL 0x4C74D18
892
893#define mmPSOC_RESET_CONF_ROTATOR_1_CLK_RST_CTRL 0x4C74D1C
894
895#define mmPSOC_RESET_CONF_SM_0_CLK_RST_CTRL 0x4C74D20
896
897#define mmPSOC_RESET_CONF_SM_1_CLK_RST_CTRL 0x4C74D24
898
899#define mmPSOC_RESET_CONF_SM_2_CLK_RST_CTRL 0x4C74D28
900
901#define mmPSOC_RESET_CONF_SM_3_CLK_RST_CTRL 0x4C74D2C
902
903#define mmPSOC_RESET_CONF_VIDEO_DEC_0_CLK_RST_CTRL 0x4C74D30
904
905#define mmPSOC_RESET_CONF_VIDEO_DEC_1_CLK_RST_CTRL 0x4C74D34
906
907#define mmPSOC_RESET_CONF_VIDEO_DEC_2_CLK_RST_CTRL 0x4C74D38
908
909#define mmPSOC_RESET_CONF_VIDEO_DEC_3_CLK_RST_CTRL 0x4C74D3C
910
911#define mmPSOC_RESET_CONF_VIDEO_DEC_4_CLK_RST_CTRL 0x4C74D40
912
913#define mmPSOC_RESET_CONF_VIDEO_DEC_5_CLK_RST_CTRL 0x4C74D44
914
915#define mmPSOC_RESET_CONF_VIDEO_DEC_6_CLK_RST_CTRL 0x4C74D48
916
917#define mmPSOC_RESET_CONF_VIDEO_DEC_7_CLK_RST_CTRL 0x4C74D4C
918
919#define mmPSOC_RESET_CONF_VIDEO_DEC_8_CLK_RST_CTRL 0x4C74D50
920
921#define mmPSOC_RESET_CONF_VIDEO_DEC_9_CLK_RST_CTRL 0x4C74D54
922
923#define mmPSOC_RESET_CONF_HBM_MC_0_CLK_RST_CTRL 0x4C74D58
924
925#define mmPSOC_RESET_CONF_HBM_MC_1_CLK_RST_CTRL 0x4C74D5C
926
927#define mmPSOC_RESET_CONF_HBM_MC_2_CLK_RST_CTRL 0x4C74D60
928
929#define mmPSOC_RESET_CONF_HBM_MC_3_CLK_RST_CTRL 0x4C74D64
930
931#define mmPSOC_RESET_CONF_HBM_MC_4_CLK_RST_CTRL 0x4C74D68
932
933#define mmPSOC_RESET_CONF_HBM_MC_5_CLK_RST_CTRL 0x4C74D6C
934
935#define mmPSOC_RESET_CONF_NIC_0_CLK_RST_CTRL 0x4C74D70
936
937#define mmPSOC_RESET_CONF_NIC_1_CLK_RST_CTRL 0x4C74D74
938
939#define mmPSOC_RESET_CONF_NIC_2_CLK_RST_CTRL 0x4C74D78
940
941#define mmPSOC_RESET_CONF_NIC_3_CLK_RST_CTRL 0x4C74D7C
942
943#define mmPSOC_RESET_CONF_NIC_4_CLK_RST_CTRL 0x4C74D80
944
945#define mmPSOC_RESET_CONF_NIC_5_CLK_RST_CTRL 0x4C74D84
946
947#define mmPSOC_RESET_CONF_NIC_6_CLK_RST_CTRL 0x4C74D88
948
949#define mmPSOC_RESET_CONF_NIC_7_CLK_RST_CTRL 0x4C74D8C
950
951#define mmPSOC_RESET_CONF_NIC_8_CLK_RST_CTRL 0x4C74D90
952
953#define mmPSOC_RESET_CONF_NIC_9_CLK_RST_CTRL 0x4C74D94
954
955#define mmPSOC_RESET_CONF_NIC_10_CLK_RST_CTRL 0x4C74D98
956
957#define mmPSOC_RESET_CONF_NIC_11_CLK_RST_CTRL 0x4C74D9C
958
959#define mmPSOC_RESET_CONF_NIC_PRT_0_CLK_RST_CTRL 0x4C74DA0
960
961#define mmPSOC_RESET_CONF_NIC_PRT_1_CLK_RST_CTRL 0x4C74DA4
962
963#define mmPSOC_RESET_CONF_NIC_PRT_2_CLK_RST_CTRL 0x4C74DA8
964
965#define mmPSOC_RESET_CONF_NIC_PRT_3_CLK_RST_CTRL 0x4C74DAC
966
967#define mmPSOC_RESET_CONF_NIC_PRT_4_CLK_RST_CTRL 0x4C74DB0
968
969#define mmPSOC_RESET_CONF_NIC_PRT_5_CLK_RST_CTRL 0x4C74DB4
970
971#define mmPSOC_RESET_CONF_NIC_PRT_6_CLK_RST_CTRL 0x4C74DB8
972
973#define mmPSOC_RESET_CONF_NIC_PRT_7_CLK_RST_CTRL 0x4C74DBC
974
975#define mmPSOC_RESET_CONF_NIC_PRT_8_CLK_RST_CTRL 0x4C74DC0
976
977#define mmPSOC_RESET_CONF_NIC_PRT_9_CLK_RST_CTRL 0x4C74DC4
978
979#define mmPSOC_RESET_CONF_NIC_PRT_10_CLK_RST_CTRL 0x4C74DC8
980
981#define mmPSOC_RESET_CONF_NIC_PRT_11_CLK_RST_CTRL 0x4C74DCC
982
983#define mmPSOC_RESET_CONF_NIC_CH_0_CLK_RST_CTRL 0x4C74DD0
984
985#define mmPSOC_RESET_CONF_NIC_CH_1_CLK_RST_CTRL 0x4C74DD4
986
987#define mmPSOC_RESET_CONF_NIC_CH_2_CLK_RST_CTRL 0x4C74DD8
988
989#endif /* ASIC_REG_PSOC_RESET_CONF_REGS_H_ */