FILE
pcie_dbi_regs.h
File preview with syntax highlighting.
linux-6.19.14/drivers/accel/habanalabs/include/gaudi2/asic_reg/pcie_dbi_regs.h
1/* SPDX-License-Identifier: GPL-2.0 2 * 3 * Copyright 2016-2020 HabanaLabs, Ltd. 4 * All Rights Reserved. 5 * 6 */ 7 8/************************************ 9 ** This is an auto-generated file ** 10 ** DO NOT EDIT BELOW ** 11 ************************************/ 12 13#ifndef ASIC_REG_PCIE_DBI_REGS_H_ 14#define ASIC_REG_PCIE_DBI_REGS_H_ 15 16/* 17 ***************************************** 18 * PCIE_DBI 19 * (Prototype: PCIE_DBI) 20 ***************************************** 21 */ 22 23#define mmPCIE_DBI_DEVICE_ID_VENDOR_ID_REG 0x4C02000 24 25#define mmPCIE_DBI_STATUS_COMMAND_REG 0x4C02004 26 27#define mmPCIE_DBI_CLASS_CODE_REVISION_ID 0x4C02008 28 29#define mmPCIE_DBI_BIST_HEADER_TYPE_LATENCY_CACHE_LINE_SIZE_REG 0x4C0200C 30 31#define mmPCIE_DBI_BAR0_REG 0x4C02010 32 33#define mmPCIE_DBI_BAR1_REG 0x4C02014 34 35#define mmPCIE_DBI_BAR2_REG 0x4C02018 36 37#define mmPCIE_DBI_BAR3_REG 0x4C0201C 38 39#define mmPCIE_DBI_BAR4_REG 0x4C02020 40 41#define mmPCIE_DBI_BAR5_REG 0x4C02024 42 43#define mmPCIE_DBI_CARDBUS_CIS_PTR_REG 0x4C02028 44 45#define mmPCIE_DBI_SUBSYSTEM_ID_SUBSYSTEM_VENDOR_ID_REG 0x4C0202C 46 47#define mmPCIE_DBI_EXP_ROM_BASE_ADDR_REG 0x4C02030 48 49#define mmPCIE_DBI_PCI_CAP_PTR_REG 0x4C02034 50 51#define mmPCIE_DBI_MAX_LATENCY_MIN_GRANT_INTERRUPT_PIN_INTERRUPT_LINE_REG 0x4C0203C 52 53#define mmPCIE_DBI_CAP_ID_NXT_PTR_REG 0x4C02040 54 55#define mmPCIE_DBI_CON_STATUS_REG 0x4C02044 56 57#define mmPCIE_DBI_PCI_MSI_CAP_ID_NEXT_CTRL_REG 0x4C02050 58 59#define mmPCIE_DBI_MSI_CAP_OFF_04H_REG 0x4C02054 60 61#define mmPCIE_DBI_MSI_CAP_OFF_08H_REG 0x4C02058 62 63#define mmPCIE_DBI_MSI_CAP_OFF_0CH_REG 0x4C0205C 64 65#define mmPCIE_DBI_MSI_CAP_OFF_10H_REG 0x4C02060 66 67#define mmPCIE_DBI_MSI_CAP_OFF_14H_REG 0x4C02064 68 69#define mmPCIE_DBI_PCIE_CAP_ID_PCIE_NEXT_CAP_PTR_PCIE_CAP_REG 0x4C02070 70 71#define mmPCIE_DBI_DEVICE_CAPABILITIES_REG 0x4C02074 72 73#define mmPCIE_DBI_DEVICE_CONTROL_DEVICE_STATUS 0x4C02078 74 75#define mmPCIE_DBI_LINK_CAPABILITIES_REG 0x4C0207C 76 77#define mmPCIE_DBI_LINK_CONTROL_LINK_STATUS_REG 0x4C02080 78 79#define mmPCIE_DBI_DEVICE_CAPABILITIES2_REG 0x4C02094 80 81#define mmPCIE_DBI_DEVICE_CONTROL2_DEVICE_STATUS2_REG 0x4C02098 82 83#define mmPCIE_DBI_LINK_CAPABILITIES2_REG 0x4C0209C 84 85#define mmPCIE_DBI_LINK_CONTROL2_LINK_STATUS2_REG 0x4C020A0 86 87#define mmPCIE_DBI_PCI_MSIX_CAP_ID_NEXT_CTRL_REG 0x4C020B0 88 89#define mmPCIE_DBI_MSIX_TABLE_OFFSET_REG 0x4C020B4 90 91#define mmPCIE_DBI_MSIX_PBA_OFFSET_REG 0x4C020B8 92 93#define mmPCIE_DBI_AER_EXT_CAP_HDR_OFF 0x4C02100 94 95#define mmPCIE_DBI_UNCORR_ERR_STATUS_OFF 0x4C02104 96 97#define mmPCIE_DBI_UNCORR_ERR_MASK_OFF 0x4C02108 98 99#define mmPCIE_DBI_UNCORR_ERR_SEV_OFF 0x4C0210C 100 101#define mmPCIE_DBI_CORR_ERR_STATUS_OFF 0x4C02110 102 103#define mmPCIE_DBI_CORR_ERR_MASK_OFF 0x4C02114 104 105#define mmPCIE_DBI_ADV_ERR_CAP_CTRL_OFF 0x4C02118 106 107#define mmPCIE_DBI_HDR_LOG_0_OFF 0x4C0211C 108 109#define mmPCIE_DBI_HDR_LOG_1_OFF 0x4C02120 110 111#define mmPCIE_DBI_HDR_LOG_2_OFF 0x4C02124 112 113#define mmPCIE_DBI_HDR_LOG_3_OFF 0x4C02128 114 115#define mmPCIE_DBI_TLP_PREFIX_LOG_1_OFF 0x4C02138 116 117#define mmPCIE_DBI_TLP_PREFIX_LOG_2_OFF 0x4C0213C 118 119#define mmPCIE_DBI_TLP_PREFIX_LOG_3_OFF 0x4C02140 120 121#define mmPCIE_DBI_TLP_PREFIX_LOG_4_OFF 0x4C02144 122 123#define mmPCIE_DBI_SPCIE_CAP_HEADER_REG 0x4C02148 124 125#define mmPCIE_DBI_LINK_CONTROL3_REG 0x4C0214C 126 127#define mmPCIE_DBI_LANE_ERR_STATUS_REG 0x4C02150 128 129#define mmPCIE_DBI_SPCIE_CAP_OFF_0CH_REG 0x4C02154 130 131#define mmPCIE_DBI_SPCIE_CAP_OFF_10H_REG 0x4C02158 132 133#define mmPCIE_DBI_SPCIE_CAP_OFF_14H_REG 0x4C0215C 134 135#define mmPCIE_DBI_SPCIE_CAP_OFF_18H_REG 0x4C02160 136 137#define mmPCIE_DBI_SPCIE_CAP_OFF_1CH_REG 0x4C02164 138 139#define mmPCIE_DBI_SPCIE_CAP_OFF_20H_REG 0x4C02168 140 141#define mmPCIE_DBI_SPCIE_CAP_OFF_24H_REG 0x4C0216C 142 143#define mmPCIE_DBI_SPCIE_CAP_OFF_28H_REG 0x4C02170 144 145#define mmPCIE_DBI_PL16G_EXT_CAP_HDR_REG 0x4C02178 146 147#define mmPCIE_DBI_PL16G_CAPABILITY_REG 0x4C0217C 148 149#define mmPCIE_DBI_PL16G_CONTROL_REG 0x4C02180 150 151#define mmPCIE_DBI_PL16G_STATUS_REG 0x4C02184 152 153#define mmPCIE_DBI_PL16G_LC_DPAR_STATUS_REG 0x4C02188 154 155#define mmPCIE_DBI_PL16G_FIRST_RETIMER_DPAR_STATUS_REG 0x4C0218C 156 157#define mmPCIE_DBI_PL16G_SECOND_RETIMER_DPAR_STATUS_REG 0x4C02190 158 159#define mmPCIE_DBI_PL16G_CAP_OFF_20H_REG 0x4C02198 160 161#define mmPCIE_DBI_PL16G_CAP_OFF_24H_REG 0x4C0219C 162 163#define mmPCIE_DBI_PL16G_CAP_OFF_28H_REG 0x4C021A0 164 165#define mmPCIE_DBI_PL16G_CAP_OFF_2CH_REG 0x4C021A4 166 167#define mmPCIE_DBI_MARGIN_EXT_CAP_HDR_REG 0x4C021A8 168 169#define mmPCIE_DBI_MARGIN_PORT_CAPABILITIES_STATUS_REG 0x4C021AC 170 171#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS0_REG 0x4C021B0 172 173#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS1_REG 0x4C021B4 174 175#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS2_REG 0x4C021B8 176 177#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS3_REG 0x4C021BC 178 179#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS4_REG 0x4C021C0 180 181#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS5_REG 0x4C021C4 182 183#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS6_REG 0x4C021C8 184 185#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS7_REG 0x4C021CC 186 187#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS8_REG 0x4C021D0 188 189#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS9_REG 0x4C021D4 190 191#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS10_REG 0x4C021D8 192 193#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS11_REG 0x4C021DC 194 195#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS12_REG 0x4C021E0 196 197#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS13_REG 0x4C021E4 198 199#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS14_REG 0x4C021E8 200 201#define mmPCIE_DBI_MARGIN_LANE_CNTRL_STATUS15_REG 0x4C021EC 202 203#define mmPCIE_DBI_LTR_CAP_HDR_REG 0x4C021F0 204 205#define mmPCIE_DBI_LTR_LATENCY_REG 0x4C021F4 206 207#define mmPCIE_DBI_RAS_DES_CAP_HEADER_REG 0x4C021F8 208 209#define mmPCIE_DBI_VENDOR_SPECIFIC_HEADER_REG 0x4C021FC 210 211#define mmPCIE_DBI_EVENT_COUNTER_CONTROL_REG 0x4C02200 212 213#define mmPCIE_DBI_EVENT_COUNTER_DATA_REG 0x4C02204 214 215#define mmPCIE_DBI_TIME_BASED_ANALYSIS_CONTROL_REG 0x4C02208 216 217#define mmPCIE_DBI_TIME_BASED_ANALYSIS_DATA_REG 0x4C0220C 218 219#define mmPCIE_DBI_TIME_BASED_ANALYSIS_DATA_63_32_REG 0x4C02210 220 221#define mmPCIE_DBI_EINJ_ENABLE_REG 0x4C02228 222 223#define mmPCIE_DBI_EINJ0_CRC_REG 0x4C0222C 224 225#define mmPCIE_DBI_EINJ1_SEQNUM_REG 0x4C02230 226 227#define mmPCIE_DBI_EINJ2_DLLP_REG 0x4C02234 228 229#define mmPCIE_DBI_EINJ3_SYMBOL_REG 0x4C02238 230 231#define mmPCIE_DBI_EINJ4_FC_REG 0x4C0223C 232 233#define mmPCIE_DBI_EINJ5_SP_TLP_REG 0x4C02240 234 235#define mmPCIE_DBI_EINJ6_COMPARE_POINT_H0_REG 0x4C02244 236 237#define mmPCIE_DBI_EINJ6_COMPARE_POINT_H1_REG 0x4C02248 238 239#define mmPCIE_DBI_EINJ6_COMPARE_POINT_H2_REG 0x4C0224C 240 241#define mmPCIE_DBI_EINJ6_COMPARE_POINT_H3_REG 0x4C02250 242 243#define mmPCIE_DBI_EINJ6_COMPARE_VALUE_H0_REG 0x4C02254 244 245#define mmPCIE_DBI_EINJ6_COMPARE_VALUE_H1_REG 0x4C02258 246 247#define mmPCIE_DBI_EINJ6_COMPARE_VALUE_H2_REG 0x4C0225C 248 249#define mmPCIE_DBI_EINJ6_COMPARE_VALUE_H3_REG 0x4C02260 250 251#define mmPCIE_DBI_EINJ6_CHANGE_POINT_H0_REG 0x4C02264 252 253#define mmPCIE_DBI_EINJ6_CHANGE_POINT_H1_REG 0x4C02268 254 255#define mmPCIE_DBI_EINJ6_CHANGE_POINT_H2_REG 0x4C0226C 256 257#define mmPCIE_DBI_EINJ6_CHANGE_POINT_H3_REG 0x4C02270 258 259#define mmPCIE_DBI_EINJ6_CHANGE_VALUE_H0_REG 0x4C02274 260 261#define mmPCIE_DBI_EINJ6_CHANGE_VALUE_H1_REG 0x4C02278 262 263#define mmPCIE_DBI_EINJ6_CHANGE_VALUE_H2_REG 0x4C0227C 264 265#define mmPCIE_DBI_EINJ6_CHANGE_VALUE_H3_REG 0x4C02280 266 267#define mmPCIE_DBI_EINJ6_TLP_REG 0x4C02284 268 269#define mmPCIE_DBI_SD_CONTROL1_REG 0x4C02298 270 271#define mmPCIE_DBI_SD_CONTROL2_REG 0x4C0229C 272 273#define mmPCIE_DBI_SD_STATUS_L1LANE_REG 0x4C022A8 274 275#define mmPCIE_DBI_SD_STATUS_L1LTSSM_REG 0x4C022AC 276 277#define mmPCIE_DBI_SD_STATUS_PM_REG 0x4C022B0 278 279#define mmPCIE_DBI_SD_STATUS_L2_REG 0x4C022B4 280 281#define mmPCIE_DBI_SD_STATUS_L3FC_REG 0x4C022B8 282 283#define mmPCIE_DBI_SD_STATUS_L3_REG 0x4C022BC 284 285#define mmPCIE_DBI_SD_EQ_CONTROL1_REG 0x4C022C8 286 287#define mmPCIE_DBI_SD_EQ_CONTROL2_REG 0x4C022CC 288 289#define mmPCIE_DBI_SD_EQ_CONTROL3_REG 0x4C022D0 290 291#define mmPCIE_DBI_SD_EQ_STATUS1_REG 0x4C022D8 292 293#define mmPCIE_DBI_SD_EQ_STATUS2_REG 0x4C022DC 294 295#define mmPCIE_DBI_SD_EQ_STATUS3_REG 0x4C022E0 296 297#define mmPCIE_DBI_DATA_LINK_FEATURE_EXT_HDR_OFF 0x4C022F8 298 299#define mmPCIE_DBI_DATA_LINK_FEATURE_CAP_OFF 0x4C022FC 300 301#define mmPCIE_DBI_DATA_LINK_FEATURE_STATUS_OFF 0x4C02300 302 303#define mmPCIE_DBI_ACK_LATENCY_TIMER_OFF 0x4C02700 304 305#define mmPCIE_DBI_VENDOR_SPEC_DLLP_OFF 0x4C02704 306 307#define mmPCIE_DBI_PORT_FORCE_OFF 0x4C02708 308 309#define mmPCIE_DBI_ACK_F_ASPM_CTRL_OFF 0x4C0270C 310 311#define mmPCIE_DBI_PORT_LINK_CTRL_OFF 0x4C02710 312 313#define mmPCIE_DBI_LANE_SKEW_OFF 0x4C02714 314 315#define mmPCIE_DBI_TIMER_CTRL_MAX_FUNC_NUM_OFF 0x4C02718 316 317#define mmPCIE_DBI_SYMBOL_TIMER_FILTER_1_OFF 0x4C0271C 318 319#define mmPCIE_DBI_FILTER_MASK_2_OFF 0x4C02720 320 321#define mmPCIE_DBI_AMBA_MUL_OB_DECOMP_NP_SUB_REQ_CTRL_OFF 0x4C02724 322 323#define mmPCIE_DBI_PL_DEBUG0_OFF 0x4C02728 324 325#define mmPCIE_DBI_PL_DEBUG1_OFF 0x4C0272C 326 327#define mmPCIE_DBI_TX_P_FC_CREDIT_STATUS_OFF 0x4C02730 328 329#define mmPCIE_DBI_TX_NP_FC_CREDIT_STATUS_OFF 0x4C02734 330 331#define mmPCIE_DBI_TX_CPL_FC_CREDIT_STATUS_OFF 0x4C02738 332 333#define mmPCIE_DBI_QUEUE_STATUS_OFF 0x4C0273C 334 335#define mmPCIE_DBI_VC_TX_ARBI_1_OFF 0x4C02740 336 337#define mmPCIE_DBI_VC_TX_ARBI_2_OFF 0x4C02744 338 339#define mmPCIE_DBI_VC0_P_RX_Q_CTRL_OFF 0x4C02748 340 341#define mmPCIE_DBI_VC0_NP_RX_Q_CTRL_OFF 0x4C0274C 342 343#define mmPCIE_DBI_VC0_CPL_RX_Q_CTRL_OFF 0x4C02750 344 345#define mmPCIE_DBI_GEN2_CTRL_OFF 0x4C0280C 346 347#define mmPCIE_DBI_PHY_STATUS_OFF 0x4C02810 348 349#define mmPCIE_DBI_PHY_CONTROL_OFF 0x4C02814 350 351#define mmPCIE_DBI_TRGT_MAP_CTRL_OFF 0x4C0281C 352 353#define mmPCIE_DBI_CLOCK_GATING_CTRL_OFF 0x4C0288C 354 355#define mmPCIE_DBI_GEN3_RELATED_OFF 0x4C02890 356 357#define mmPCIE_DBI_GEN3_EQ_CONTROL_OFF 0x4C028A8 358 359#define mmPCIE_DBI_GEN3_EQ_FB_MODE_DIR_CHANGE_OFF 0x4C028AC 360 361#define mmPCIE_DBI_ORDER_RULE_CTRL_OFF 0x4C028B4 362 363#define mmPCIE_DBI_PIPE_LOOPBACK_CONTROL_OFF 0x4C028B8 364 365#define mmPCIE_DBI_MISC_CONTROL_1_OFF 0x4C028BC 366 367#define mmPCIE_DBI_MULTI_LANE_CONTROL_OFF 0x4C028C0 368 369#define mmPCIE_DBI_PHY_INTEROP_CTRL_OFF 0x4C028C4 370 371#define mmPCIE_DBI_TRGT_CPL_LUT_DELETE_ENTRY_OFF 0x4C028C8 372 373#define mmPCIE_DBI_LINK_FLUSH_CONTROL_OFF 0x4C028CC 374 375#define mmPCIE_DBI_AMBA_ERROR_RESPONSE_DEFAULT_OFF 0x4C028D0 376 377#define mmPCIE_DBI_AMBA_LINK_TIMEOUT_OFF 0x4C028D4 378 379#define mmPCIE_DBI_AMBA_ORDERING_CTRL_OFF 0x4C028D8 380 381#define mmPCIE_DBI_COHERENCY_CONTROL_1_OFF 0x4C028E0 382 383#define mmPCIE_DBI_COHERENCY_CONTROL_2_OFF 0x4C028E4 384 385#define mmPCIE_DBI_COHERENCY_CONTROL_3_OFF 0x4C028E8 386 387#define mmPCIE_DBI_AXI_MSTR_MSG_ADDR_LOW_OFF 0x4C028F0 388 389#define mmPCIE_DBI_AXI_MSTR_MSG_ADDR_HIGH_OFF 0x4C028F4 390 391#define mmPCIE_DBI_PCIE_VERSION_NUMBER_OFF 0x4C028F8 392 393#define mmPCIE_DBI_PCIE_VERSION_TYPE_OFF 0x4C028FC 394 395#define mmPCIE_DBI_MSIX_ADDRESS_MATCH_LOW_OFF 0x4C02940 396 397#define mmPCIE_DBI_MSIX_ADDRESS_MATCH_HIGH_OFF 0x4C02944 398 399#define mmPCIE_DBI_MSIX_DOORBELL_OFF 0x4C02948 400 401#define mmPCIE_DBI_MSIX_RAM_CTRL_OFF 0x4C0294C 402 403#define mmPCIE_DBI_PL_LTR_LATENCY_OFF 0x4C02B30 404 405#define mmPCIE_DBI_AUX_CLK_FREQ_OFF 0x4C02B40 406 407#define mmPCIE_DBI_POWERDOWN_CTRL_STATUS_OFF 0x4C02B48 408 409#define mmPCIE_DBI_PHY_VIEWPORT_CTLSTS_OFF 0x4C02B70 410 411#define mmPCIE_DBI_PHY_VIEWPORT_DATA_OFF 0x4C02B74 412 413#define mmPCIE_DBI_GEN4_LANE_MARGINING_1_OFF 0x4C02B80 414 415#define mmPCIE_DBI_GEN4_LANE_MARGINING_2_OFF 0x4C02B84 416 417#define mmPCIE_DBI_PIPE_RELATED_OFF 0x4C02B90 418 419#define mmPCIE_DBI_RX_SERIALIZATION_Q_CTRL_OFF 0x4C02C00 420 421#endif /* ASIC_REG_PCIE_DBI_REGS_H_ */
~/
Read-only file preview.